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VHDL开发环境，出租车计费系统，实现起步10元，每增加一公里，自动上涨2元。...
VHDL开发环境，出租车计费系统，实现起步10元，每增加一公里，自动上涨2元。-VHDL development environment, taxi billing system to achieve the initial 10 yuan for each additional mile, automatic up 2.
- 2022-03-26 01:55:17下载
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4bit-adder_verilog
4位全加法器的modelsim工程带testbench(Four full-adder modelsim project with testbench)
- 2020-08-16 16:38:25下载
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一个基于fpga的源程序，对于初始接住的人来说很有帮助
一个基于fpga的源程序，对于初始接住的人来说很有帮助-FPGA-based source for the initial very helpful for those who catch
- 2023-01-04 08:05:03下载
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基于FPGA的vga显示
实现基于FPGA的vga显示，亲测能编译得过，不同开发版应该要相应改动（PS: 不太了解）
- 2022-08-09 04:41:39下载
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bit7_Binary_to_BCD_LED
二进制转十进制BCD码 Verilog语言 quartusII(Binary to decimal BCD code Verilog language quartusII)
- 2013-09-14 16:49:39下载
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Datasheets
关于ALTERA DE2板上的文档资料，包括应用实例，用户文档和板上常用器件的技术文档(datasheets of ALTERA DE2)
- 2010-03-10 10:14:08下载
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232543
FPGA Implementation of QFT based Controller for
a Buck type DC-DC Power Converter and
Comparison with Fractional and Integral Order PID
Controllers
- 2010-08-20 17:53:54下载
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这是一个时钟的VHDL源代码，其中包含了源代码，以及工程。
这是一个时钟的VHDL的源程序，里面包含有源程序，还有工程文件对大家很有帮助-This is a clock VHDL source code, which contains the source code, as well as engineering documents helpful to everyone
- 2023-03-26 14:20:04下载
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TDMsystem
实现多路可变时分复用，包括复接器，解复接，比特同步，帧同步，分频器(Implement multi-channel variable time division multiplexing, including multiplexer, demultiplexing, bit synchronization, frame synchronization, frequency divider)
- 2018-09-16 23:29:09下载
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在 VHDL 乒乓 P 楚方法之后写的定时器模块
这是一个简单的定时器模块使用计数器
- 2022-03-06 05:59:32下载
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