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于 2023-04-14 发布 文件大小:247.47 kB
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  • biaojue4
    此代码实现4人表决功能,4人中有三人同意即为通过。(Four voting)
    2013-10-29 21:46:07下载
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  • HB1
    说明:  半带滤波器,用于sigma-delta DAC中的设计(Half-band filter for sigma-delta DAC design)
    2020-12-23 10:29:06下载
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  • 低功耗高速凸轮
    记忆是目前在大比例的所有数字系统中数字计算机的主要组成部分。记忆是征收流转税的二进制存储单元能够存储的二进制信息。除了这些细胞,内存包含用于存储 andretrieving 信息的电子线路。从内存中的 0 和 1 的形式,可以检索的信息。半导体存储器通常被认为是数字逻辑系统设计中的 mostvital 微电子组件。Semiconductormemories 的特点作为挥发物和不挥发物的内存设备。
    2023-02-20 21:40:03下载
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  • Spartan-6-PCIE_tutorial1
    xilinx Spartan 6 PCIE仿真教程,PIO方式,带有TLP包分析。(XILINX PCIE tutorial device spartan6 PCIE core version V2.4)
    2020-11-23 19:19:33下载
    积分:1
  • StandardSystemVerilog
    这本书主要描述了如何使用system Verilog 建立测试平台和行为级模型(This book will describe how to use the system Verilog test bench and the establishment of behavioral models)
    2010-05-12 10:35:54下载
    积分:1
  • iq_balance
    调整iq幅度不平衡的模块,可以解决载漏和边带问题。(Iq amplitude imbalance adjustment module can be resolved carrier and sideband leakage problems.)
    2021-04-23 17:48:47下载
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  • 圆形的 FIFO 缓冲区
    这是在 vhdl 的简单循环的拳头在后进先出队列。缓冲区的大小和数据大小可以通过 N 和 W 的参数配置。队列最前面的是可用输出数据。两个信号控制写入和读取数据。如果缓冲区是空的还是满的两个输出信号信息。
    2022-02-27 02:21:06下载
    积分:1
  • sender的verilog 利用fpga实现
    sender的verilog 利用fpga实现-sender using the Verilog FPGA realize
    2022-05-26 20:43:04下载
    积分:1
  • count4
    这是一个基于Quartus2 开发环境的4输入加法器( 4adder basic on Quartus2)
    2013-08-04 09:45:07下载
    积分:1
  • VHDL语言串口接收数据
    VHDL语言,实现穿行数据接收的功能,将异步串口的数据转换为八位数据存储。
    2022-03-24 16:10:35下载
    积分:1
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