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verilog 多周期CPU设计

于 2022-02-28 发布 文件大小:25.28 kB
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计算机组成与设计课程设计 用verilog与FPGA设计多周期CPU 通过modelsim仿真与ISE综合

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  • FPGA_OV5640_VGA_DDR3_code
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  • C8051F340核心板资料包
    C8051F340/1/2/3/4/5/6/7 全速 USB FLASH 微控制器(C8051F340/1/2/3/4/5/6/7 full speed USB FLASH microcontroller)
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  • xj2
    基于FPGA,利用VHDL语言对小车循迹进行设计。(Car tracking)
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    并行前缀加法器(也被称为carrytree
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  • fifo16_16
    异步的fifo,写时钟和读时钟相互独立,能够对数据进行缓存处理。希望对大家有用(Asynchronous fifo, write clock and the read clock independent of each other, capable of processing the data cache. I hope useful)
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  • IEEE Standard for Verilog 2005
    IEEE Standard for Verilog 2005
    2017-06-05 13:53:12下载
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  • 15x15mul
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  • source
    说明:  altera fpga 实现fft,用fft IP核,有matlab仿真代码(Altera FPGA implementation of FFT, FFT IP core, matlab simulation code)
    2020-12-18 20:29:11下载
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  • Verilog DDS发生器的实现
    一个从0-1MHZ的正弦DDS发生器,如果你对Verilog语言以及FPGA有兴趣的话,这个可以作为一个入门的教程。有兴趣的朋友们可以来下载,如果有什么不懂的地方可以随时请教楼主,如果代码中有什么问题的话,也可以向楼主提出改正。
    2022-05-27 11:34:39下载
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