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设计与表征的并行前缀加法器使用 Fpga

于 2022-10-09 发布 文件大小:6.61 kB
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代码说明:

并行前缀加法器(也被称为carrytree

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  • 红外接收器的verilog模块
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  • Convolution
    卷积程序的Verilog程序,实现卷积功能(Convolution program Verilog program to achieve convolution function)
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  • exercise
    使用verilog硬件设计语言在FPGA板子上STOPWATCH 秒表设计。(Using verilog hardware design language STOPWATCH stopwatch design on FPGA board.)
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  • cpu32 _加法器
    介绍 verilog 语言,用于实现包括乘法计算两个 32 位数字。在码,我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。
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  • bignum
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    FPGA Implementation of QFT based Controller for a Buck type DC-DC Power Converter and Comparison with Fractional and Integral Order PID Controllers
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  • ahbapb
    说明:  AMBA2.0标准的AHB2APb桥,代码通过验证(AMBA2.0 standard AHB2APb Bridge, through the verification code)
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  • verilog实现qdpsk调制解调
    实现qpsk解码,适合新手学习,代码简单,好用(mplementation of QPSK decoding)
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  • fpga_debounce_filter
    fpga debounce filter code in vhdl
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