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cpu32 _加法器
介绍 verilog 语言，用于实现包括乘法计算两个 32 位数字。在码，我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。
- 2022-12-10 02:15:03下载
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4位Verilog计数器代码
Verilog最基本的源代码之一，位宽为4的二进制计数器。既可以实现计数也可以实现对时钟信号的分频，因此是Verilog入门非常实用的代码之一。在此代码基础之上，可以进行多种改变，实现不同的功能。
- 2022-01-21 19:54:42下载
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pll
说明： fpga配置锁相环完整程序，使用quartus IP核，Verilog语言。(FPGA configuration PLL complete program, Verilog language.)
- 2020-06-20 17:00:01下载
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基于FPGA的彩色符号设计
a、设计可显示横彩条和纵彩条的VGA彩条信号；
b、设计可显示英语字母的VGA彩条信号；
c、设计可显示移动彩色斑点的VGA彩条信号；
d、设计可实现手动切换a、b、c三个功能.(The design can display VGA color color and color of the longitudinal cross signal.
The design can display the VGA color signal of the English alphabet.
The design can display the VGA color signal of mobile color spots.)
- 2020-11-09 16:29:46下载
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Verilog
说明： 基于FPGA的16QAM调制解调设计，以及仿真实现(Design of 16QAM Modulation and Demodulation Based on FPGA)
- 2021-02-19 16:29:44下载
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HDMI显示输出
关于HDMI显示的程序，实现了HDMI接口的驱动设计，支持SiI9134驱动芯片，采用RGA或YCRCB格式显示，HDMI采用TMDS显示，最大速率可达433MHz。
- 2022-08-08 07:23:20下载
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LDPC_FPGA
LDPC码的FPGA实现，大家相互学习下。。(the code of LDPC implementation by FPGA)
- 2020-11-29 16:59:28下载
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GFP
这是一个EOS项目中的GFP成帧结构，能够容错，可以配置字节域(This is an EOS project GFP Framing structure, be able to fault-tolerant, can be configured byte domain)
- 2009-03-26 10:58:49下载
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fir_verilog_matlab
本设计是基于FPGA的一个FIR低通滤波器设计，要求使用Verilog语言编写滤波器模块，通过编译和综合，并通过Matlab和modelsim联合仿真验证设计结果。(This design is a FIR low-pass filter design based on FPGA, use Verilog to program filter module, and joint simulation by Matlab and modelsim to validate the design results.)
- 2014-03-21 09:58:41下载
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8 位处理器验证码
这一项目可以用于核查 8 位处理器的性能。您可以开发你自己的 8 位处理器和验证通过代码。此代码是有用的 verilog 平台。
- 2022-03-10 08:58:25下载
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