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Decoder_CC_P
Convolotional Decoding Based on Viterbi Algorithm
- 2021-05-13 16:30:02下载
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can_exm1_sys
CAN总线的数据采集，FPGA到USB。verilog hdl语言。(CAN bus data acquisition, FPGA to the USB. verilog hdl language.)
- 2013-05-31 15:01:11下载
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8 x 8 乘法器
8 x 8 华莱士树乘法器的设计。
乘数接受两个 8 位输入 （x 和 y） 和 16 位 multiplication(product) 的结果。
设计就是要为速度优化.：
我们被要求设计一个 8 × 8华莱士主要由半加法器和全加器的树型乘法器。所以，首先我们设计半加法器和全加法器。
我们需要 8 一半的设计加法器和 48 全加法器即总 56 加法器。因此，我们实例化半加器和全加器的计算每个部分的产品。参数优化的是速度。
- 2022-03-14 21:46:28下载
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AD5764 verilog hdl 代码，它工作得好
把它写在 verilog hdl 代码中，在我的板测试，效果很好，你可以将它直接复制到您的项目，然后使用它没有任何问题
- 2022-07-07 07:08:04下载
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sp6ex15
SRAM读写测试，每秒进行一次单字节SRAM读写，使用chipscope观察时序波形(SRAM read and write test, a single byte SRAM read and write every second, using chipscope to observe the timing waveform)
- 2017-08-02 10:29:57下载
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traffic_lights
交通灯控制器控制红（r）、绿（g）、黄（y）三种不同颜色的交通灯，这三种不同颜色灯的亮、灭分别由三个定时器（timer1、timer2、timer3）控制；
当某个定时器工作时，它所控制的交通灯亮，直到设定的定时时间到（该定时器状态由’0’变’1’），交通灯跳转到另一种状态；
clk是脉冲控制端（图中未标出）；reset是异步复位端，复位状态为红色交通灯亮；
输出端r、g、y分别表示三种颜色交通灯的亮、灭状态。
( traffic light controller control red (R), green (g), yellow (y) three different colors of traffic lights, three different colors of bright lights, off by three timer (Timer1, Timer2, Timer3 ) control When a timer work, it controls the traffic lights, until the set timing (the timer status ' 0 ' for ' 1' ), traffic lights Jump to another state clk is the pulse control terminal (not shown) reset is asynchronous reset terminal, the reset state for the red traffic lights output terminal r, g, y represent the three colors of traffic lights bright, the off state.)
- 2020-12-19 15:09:10下载
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ADI_HDMI
从FPGA输出到HDMI Tx的verilog 模块。实现完整HDMI图像输出功能。(FPGA output to HDMI Tx module in verilog)
- 2020-12-17 11:09:12下载
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uc1701x_SPI
UC1701串行编程例子，是一个很好的控制ＬＣＤ模块的Ｃ语言串行编程(UC1701 serial program)
- 2013-05-31 19:22:19下载
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AHB
// 4 entry deep fast fifo
module fifo4(clk, rst, clr, din, we, dout, re, full, empty);
parameter dw = 8;
input clk, rst;
input clr;
input [dw:1] din;
input we;
output [dw:1] dout;
input re;
output full, empty;
////////////////////////////////////////////////////////////////////
//
// Local Wires
//
reg [dw:1] mem[0:3];
reg [1:0] wp;
reg [1:0] rp;
wire [1:0] wp_p1;
wire [1:0] wp_p2;
wire [1:0] rp_p1;
wire full, empty;
reg gb;
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- 2022-01-25 20:06:27下载
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Ddiggitalfiili
数字滤波器的C语言实现，，包含高通、低通、带通滤波器
(The C language implementation of the digital filter, including the high-pass, low pass, band-pass filter)
- 2020-07-03 01:40:01下载
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