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用FPGA verilog hdl模拟类I2C通信
用FPGA verilog hdl模拟类I2C通信
- 2022-02-25 01:16:56下载
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wishbone
wishbone接口的设计，在交换机和MAC之间建立wishbone接口(the wishbone interface design, wishbone interface between the switch and MAC)
- 2012-12-05 12:22:24下载
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OV7670_VGA_OK
说明： 基于ESS303开发板的OV7670_VGA拍照功能实现(Implementation of OV7670_VGA camera function based on ESS303 development board)
- 2020-06-25 09:00:01下载
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fft_ex1
基于verilog的FFT设计，使用vivado作为开发平台(Verilog based on the FFT design, the use of vivado as a development platform)
- 2021-02-24 23:39:39下载
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Lab12：4位移位寄存器的的设计与实现
如题所属，简单实现了所需要的4位移位寄存器的功能，简单明了。实现的方式是直接用时钟控制周期，不断循环，根据最后一位的数据不断前移产生的字串系列。需要注意的是时钟的频率太高，需要很大的降频控制才能达到1秒左右的移位周期，修改时请注意。本实验作为实验系列第12个出现，更多详情敬请期待。
- 2022-08-21 09:13:05下载
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6
说明： 4位数码扫描显示电路,我们控制一个七段LED需要8个输出端口；如果要输出四位十进制数，就需要32的输出端口，这将占用大量的端口资源。采用串行扫描显示，我们只需要8+4共12个端口即可。其原理是：用一个四位的输出端控制，某一时刻只选中其中的一个LED（输出为‘1’表示选中），八位的输出端将该LED所需要显示的值输出；然后四位的输出端值改变，选中下一个LED。这样依次类推。如果选择的频率很快，达到50Hz以上，由于人眼的视觉暂留效应，看起来就像4个LED同时显示。
设计一个程序，输入四个一位十进制数，用4个LED显示出来。CLK采用频率可调信号发生器，逐渐改变频率，观察扫描频率的改变对输出效果的影响。
输入：连续脉冲，逻辑开关；输出：七段LED。
(4 digital scanning display circuit, we need to control a seven-segment LED output port 8 If you want to output four decimal numbers, you need the output port 32, which will take up a lot of ports. Serial scans showed, we need only 8 of 12 ports can be+4. The principle is: the output of four with a control, a time to select only one LED (output 1 is selected), 8 output of the LED by the need to show the value of the output then The output value of the four changes, select the next LED. This and so on. If you select the frequency rapidly, reaching more than 50Hz, as the human eye s persistence of vision effect, looks like a 4 LED display simultaneously.
Design a program, enter a decimal number four, with four LED display. CLK signal generator with adjustable frequency, gradually changing the frequency of observed changes in scan frequency effect on the output.
Input: Continuous pulse, logic switches output: seven-segment LED.)
- 2010-06-21 22:07:59下载
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seg7
SEG7数码管显示示例程序，适用于ALTERA的CPLD(SEG7 digital display sample program of ALTERA CPLD)
- 2012-05-31 10:29:25下载
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clk_generator
时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)
- 2013-08-18 09:29:42下载
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clock
Quartus II软件设计数字电子钟，使用verilog语言编写各个
模块生成symbol files，再用原理图方式制作顶层文件。
完成的功能有：能够显示时、分、秒；具有清零，调节分钟的功能；
具有整点报时功能，声响电路发出叫声；
(failed to translate)
- 2013-05-07 10:11:31下载
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基于MIPS指令集的32位CPU设计与Verilog语言实现_单周期CPU
基于MIPS指令集的32位CPU设计与Verilog语言实现的单周期CPU，内含源代码和实验设计报告及实验仿真截图，与大家共享~
- 2023-07-31 04:30:04下载
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