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cordic
cordic算法，实现加减乘除、幂次方、开方的运算(CORDIC algorithm implementation, power add, subtract, multiply and divide and square root operations)
- 2020-06-29 14:00:01下载
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中值滤波算法
中值滤波实现。选择在Vivado软件上采用Verilog语言来编写中值滤波算法，搭建出完整的数据处理系统架构，通过仿真和验证来判断数据的处理效果，并在实际的设计过程中根据出现的问题提出解决方案。(Median filter implementation. The author chose Verilog language to write the median filter algorithm in Vivado software, built a complete data processing system architecture, judged the data processing effect through simulation and verification, and proposed a solution according to the problems in the actual design process.)
- 2018-05-30 13:44:03下载
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SPI_test
用FPGA于32进行SPI单向通信，FPGA向32放松发送数据(One-way SPI communication is carried out in 32 with FPGA, and data is sent to 32 with ease by FPGA.)
- 2020-06-18 10:40:02下载
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使用DA FIR滤波器
在此，我设计了一个高面积效率事半功倍，少FIR 滤波器呈现。分布式运算（DA），已被用于 实施的一般版本的不对称位串行方案 FIR滤波器，以4输入的最佳优点基于LUT的 FPGA的结构。此外，我们还推出了 修改在累加器阶段，实现进一步的节约。 所提出的滤波器的设计和与Altera合成 的Quartus II，并实施了的Stratix FPGA器件上。我们的研究结果 相较于以前的LUTless秀降低面积要求 DA架构。
- 2023-01-17 04:05:04下载
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uvm验证平台搭建示例
UVM就是通用验证方法学，是从OVM发展而来，由Mentor、Candence和Sysnopsys年联合推出的新一代验证方法学。UVM吸取了eRM(e验证方法学)、AVM、VMM、OVM等不同发法学的优点，以Systemverilog为基础建立了一个库向用户提供了一些可重用的类，减轻了项目间水平复用和垂直复用的工作量，同时提供了一套可靠的框架。这些代码作为示例
- 2022-07-15 20:51:32下载
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verilog实现同步FIFO模块
“同步”表示相同频率的时钟源，“ FIFO”表示先进先出的意思。 FIFO 的用
意一般都是缓冲数据，另模块独立，让模块回避调用的束缚。同步 FIFO 是 RAM 的亚
种，它基于 RAM，再加上先进先出的机制，学习同步 FIFO 就是学习如何建立先进先出
的机制。
- 2022-07-19 17:24:37下载
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floatadd
说明： 浮点数加法器的源代码,实现浮点数的加法功能，浮点数遵循的是IEEE745标准(floating_piont addition)
- 2021-04-06 18:19:02下载
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华勒斯树乘法器
它是一种算法，它是用来在超大规模集成电路的乘法2
- 2023-06-01 11:05:03下载
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std_ovl_v2p7_Feb2013
目前最新的OVL库，里面是标准的ASSERTION模块，支持VHDL刚Verilog，最近在做AXI协议验证的时候用到，分享下(The latest OVL(open verification library),including all standard module of assertions(VHDL and Verilog). It can be used into AXI Protocl Verification. Just share with you guys.)
- 2021-04-28 21:38:43下载
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FPGA按键延时模块 debounce
说明： FPGA按键延时模块，产生key_value和key_flag
可直接例化调用(The key delay module of FPGA)
- 2020-06-22 04:20:02下载
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