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quartus环境下开发的三人表决器（三种不同的描述方式）maxplusII兼容...
quartus环境下开发的三人表决器（三种不同的描述方式）maxplusII兼容
- 2022-06-27 14:06:35下载
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Verilog module containing a synthesizable CRC function
//* polynomial: (0 1 8)...
Verilog module containing a synthesizable CRC function
// * polynomial: (0 1 8)
// * data width: 8-Verilog module containing a synthesizable CRC function
//* polynomial: (0 1 8)
//* data width: 8
- 2022-08-18 21:19:43下载
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用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序...
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序-With VERILOG HDL realize arbitrary frequency divider source code, is a generic procedure
- 2022-03-25 15:26:54下载
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CPUver2
这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。(
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这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。
This is a reference about a single cycle CPU design, top-level module which has been written, and the contents of the other modules exist in the form of comments, if run this code, those codes include the commented out and then each module is uncommented to commented code.)
- 2016-05-15 15:59:07下载
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一个16位cpu的vhdl代码。具体内容我也不清楚，自己慢慢研究吧...
一个16位cpu的vhdl代码。具体内容我也不清楚，自己慢慢研究吧-a 16 cpu of VHDL code. Specific content is not clear to me that their study it slowly
- 2022-01-26 05:10:10下载
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fault
fault minimization using genetic algorithm
- 2013-11-19 20:05:06下载
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simpleCpu
relative cpu design implementation
- 2013-08-14 21:22:39下载
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FPGA-timing-constraints
基于Verilog的FPGA设计时序分析约束详细解释与使用方法(FPGA timing constraints)
- 2017-04-24 09:54:35下载
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QDPSKvhd
说明： 基于quartusII的QDPSK调制解调vhdl程序。(Modulation and demodulation based quartusII of QDPSK vhdl program.)
- 2010-04-23 17:30:53下载
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vhdl programming from beginner level
vhdl programming from beginner level
- 2022-02-04 01:13:09下载
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