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说明： 用VHDL语言实现电子钟(Using VHDL language electronic bell)
- 2008-11-28 21:20:23下载
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03_hbf_test_128m22
半带滤波器，工作在采样率122.88Msps上(Half-band filter, working at the sampling rate of 122.88 Msps)
- 2020-12-23 10:59:07下载
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vhdl
code for fft non synthesisable in xilinx ise
- 2013-09-30 13:16:13下载
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MIPS_LANG
verilog实现misp架构，并且支持modelsim仿真(Verilog implements MISP architecture and supports Modelsim simulation)
- 2020-06-18 04:40:02下载
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EasyFPGA030例程代码
这个源代码是EasyFPGA030的例程。欢迎大家下载、试用。谢谢大家的支持！
- 2022-02-07 01:41:07下载
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Verilog code gen
根据配置生成verilog module
可用于生成模块顶层接口，寄存器接口；
集成若干个模块；
生成模块简单testbench；
- 2022-10-30 07:25:03下载
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VHDLRS232Slave
本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控
//制器，10个bit是1位起始位，8个数据位，1个结束
//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA向PC发送“21 EDA"
//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA发送0-F的十六进制
//数据，FPGA接受后显示在7段数码管上。
//视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
- 2013-08-22 10:42:06下载
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FPGA实现LC12S无线通讯模块收发
FPGA实现LC12S无线通讯模块收发，使用Verilog语言。程序实现一个模块根据案件发送数据，另一个模块接受导数据后点亮LED灯。程序在XC3S500E上实现。
- 2022-01-26 03:51:50下载
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updown
VHDL Programmes -2 for dumping on FPGA
- 2014-02-12 00:22:46下载
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浮点单元
本文档介绍了Verilog双精度浮点内核，这些
- 2023-03-23 11:50:04下载
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