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动态的仲裁者

于 2022-03-14 发布 文件大小:1.28 kB
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代码说明:

应用背景系统芯片设计的性能很大程度上取决于其总线结构的效率。在系统芯片平台中使用的总线需要一个仲裁过程,因为它可以作为一个主程序的多个组件连接,因此发起一个交易。作为系统设计中的系统组件的数量增加关键技术由商业标准定义的通信架构是广泛存在的,在市场上。例如,OMI的PI总线,ARM的AMBA总线,Mentor Graphics的序列总线,IBM CoreConnect,对超音速的硅背板,和其他的silicore叉。该系统和AMBA使用固定优先级仲裁器。虽然仲裁协议是固定的,仲裁方案的选择通常取决于应用程序的要求

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  • UDP
    用verilog实现的UDP协议,包括arp,udp,ip分段协议等,对于想用FPGA实现TCP/IP协议的人来说,应该会起到一定的帮助作用(Implemented with verilog UDP protocols, including arp, udp, ip fragmentation protocol, etc., who want to achieve TCP/IP protocol with the FPGA people, should play a helpful role)
    2021-04-05 04:39:03下载
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  • CameraLink_Oserdes2_test
    40M时钟输入经过iserdes倍频到960M(input 40M o clock and output 960M )
    2014-02-25 14:06:38下载
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  • Masseffect-3---Jane-Shepard
    超級好用 25M~100HZ的除頻器 寫了好久 超級實用 歡迎下載(Super easy to 25M ~ 100HZ of divider wrote a long time super practical welcome to download)
    2013-09-13 13:33:13下载
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  • mul24x24
    24位x24位的乘法器 十分详细24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器(24-bit x24-bit multiplier very detailed 24-bit x24-bit 24-bit x24-bit multiplier of the multiplier 24-bit x24-bit 24-bit x24-bit multiplier of the multiplier 24-bit x24-bit 24-bit x24-bit multiplier of the multiplication Explorer 24-bit x24 multiplier 24-bit x24-bit multiplier)
    2009-06-08 10:00:58下载
    积分:1
  • counter
    说明:  基于fpga的计数器模块 分频 可移植 完美实现(Perfect realization of frequency division and portability of counter module based on FPGA)
    2020-06-20 21:00:01下载
    积分:1
  • 6_Sets_of_8051_VHDL_Verilog
    it has 6 packages of 8051 sources,including source code(VHDL and Verilog),dc scripts, pdfs, netlists etc. and a MIPS IP package
    2012-07-02 10:56:02下载
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  • LS-versus-MMSE
    这是基于MIMO-OFDM的同步算法研究的源程序。本程序采用的极大似然估计的方法。(This is based on MIMO-OFDM synchronization algorithm source code. The program uses the method of maximum likelihood estimates. )
    2012-12-13 15:32:49下载
    积分:1
  • HYG32024032T-bT62L-VA
    此为华远显示320*240LCD驱动程序,该程序也适用于带RA8806控制器的LCD(This is the Huayuan display 320* 240LCD driver, the program also applies with RA8806 LCD controller)
    2013-06-08 16:12:53下载
    积分:1
  • test2
    说明:  试用Verilog HDL语言,设计十进制计数器,将计数过程用一个数码管进行显示(0~9)。要求首先使用Modelsim软件进行功能仿真,然后使用Quartus软件综合,并下载到开发板进行电路功能测试。(Using Verilog HDL language, a decimal counter is designed. The counting process is displayed by a digital tube (0 ~ 9). It is required to first use Modelsim software for functional simulation, then use quartus software for synthesis, and download to the development board for circuit functional test.)
    2020-05-17 11:07:28下载
    积分:1
  • performance with rayleigh
    matlab bpsk with rayleigh performance expirement
    2020-06-24 21:40:01下载
    积分:1
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