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Verilog数字系统设计教程(第二版) 夏宇闻
Verilog数字系统设计教程(第二版) 夏宇闻(Verilog Digital System Design Course (2nd Edition) Xia Yuwen)
- 2020-06-20 18:40:02下载
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Poorscope
poor scope is a vhdl implimentation pic micro controller
- 2013-02-02 13:01:17下载
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freq_meter
FPGA的测频程序，用了D触发器，能测1hz到几百hz(FPGA frequency measurement procedures, using a D flip-flop, can be measured to a few hundred hz 1hz)
- 2016-04-03 13:41:48下载
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LDPC_Code
ldpc decoder standard DVB-S2
- 2018-10-07 07:03:06下载
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lic_Xilinx_ISE_Vivado
这是Xilinx ISE 14.X以及vivado、vivado_hls的license，亲测可用(Xilinx ISE 14.x vivado, vivado_hls license, pro-test available)
- 2013-04-26 14:51:09下载
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一种新型设计的可逆 2:4 译码器
可逆的逻辑已收到
- 2023-03-10 23:00:04下载
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ram_2
简易双口ram，使用两个ram ip core，一个写的同时另一个读，并且包含按键使能和数码管以及流水灯显示(Simple dual-port ram, two ram the ip core, a write while another read, and contains buttons to enable digital pipe and the water light show)
- 2012-07-08 13:05:27下载
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SDRAM猝发读写Verilog程序
应用背景使用Verilog编写的sdram猝发读写程序，经测试可使用，猝发读写长度为8,16位的sdram接口。可应用与图像接收和处理平台。关键技术采用猝发的方式读写sdram，使得sdram的频率大大提高，完全可以应用于图像等处理平台中。测试过完全没有问题。
- 2022-03-13 16:38:57下载
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DDR_SDRAM控制器verilog代码
使用 Virtex-4 FPGA 器件实现DDR SDRAM控制器
本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。
该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延
迟。
DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本参考设
计使用 SDRAM 器件和 DIMM 开发而成
- 2023-02-04 16:05:03下载
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uart766
---实现的部分VHDL 程序如下。
--- elsif clk1x event and clk1x = 1 then ---if std_logic_vector(length_no) >= “0001” and std_logic_vector(length_no) <= “1001” then -----数据帧数据由接收串行数据端移位入接收移位寄存器---rsr(0) <= rxda --- rsr(7 downto 1) <= rsr(6 downto 0) --- parity <= parity xor rsr(7) --- elsif std_logic_vector(length_no) = “1010” then --- rbr <= rsr --接收移位寄存器数据进入接收缓冲器--- ...... --- end if(--- achieve some VHDL procedure is as follows.--- Elsif clk1x event and then a clk1x = s--- if td_logic_vector (length_no))
- 2007-06-02 12:44:31下载
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