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串口通信（发送和接收）
基于verilog语言的串口通信，可以实现数据的发送和接收，代码清晰明了
- 2022-01-21 20:44:37下载
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基于Verilog的乒乓球游戏
基于Verilog的乒乓球游戏，可以通过VGA显示来回击打乒乓球。基于spartan-3E开发板
- 2022-01-26 02:39:13下载
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SoC_WishboneSystem
SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。(SoC-Wishbone System IP core VHDL language source code, the need for the development environment is QUARTUS II 6.0.)
- 2008-01-03 11:14:59下载
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help_lib
1.JESD204B协议
2.Xilinx的JESD204B phy 核手册
3.Xilinx的JESD204B rx_tx 核手册7.1
4.Xilinx的JESD204B rx_tx 核手册7.2
5.verilog实现串口发送(1.JESD204B protocol
2.Xilinx JESD204B PHY core manual
3.Xilinx JESD204B rx_tx core manual 7.1
4.Xilinx JESD204B rx_tx core manual 7.2
5.verilog to achieve serial transmission)
- 2017-11-15 16:09:22下载
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vedic 乘法器的 verilog 代码
这是古代vedic数学家设计的8 x 8 vedic乘法器的源代码旨。全加操作使用了全加法器。
- 2022-01-26 03:00:38下载
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USB转RS232
USB转RS232RSTTLRS485FT232+SP213串口的原理图AD画的(USB to RS232RSTTLRS485FT232+SP213 serial port schematic AD drawing)
- 2020-07-01 04:20:02下载
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脉冲检测
数字脉冲检测序列的前端设计，利用verilog硬件描述语言进行功能设计，利用modelsim软件进行功能仿真，根据测试代码进行检测与计算，看仿真波形是否符合功能设计，在进行FPGA下载，在实验开发板上实现功能输出，完成设计。
- 2022-09-25 03:55:02下载
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并行进，串行出的verilog源代码
此简化程序模拟并行进，串行出。在 Altera 开发板上成功实施。
在并行进，串行出的情况下，数据以串行方式接受，并且输出后一定数量的时钟周期。
- 2022-05-16 03:09:51下载
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数据检测器
说明： 设计一个串行数据检测器，当连续输入三个或更多1时输出1，否则输出0(Design a detector for serial data It outputs 1 when three or more 1 input continuously and outputs 0 otherwise)
- 2020-01-02 15:24:34下载
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Actel8051Core
说明： Actel 8051 Verilog core
- 2020-06-27 03:00:02下载
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