登录
首页 » VHDL » 利用扫描加记数程序实现百进制,适合VHDL的初学者使用.

利用扫描加记数程序实现百进制,适合VHDL的初学者使用.

于 2022-03-21 发布 文件大小:950.00 B
0 158
下载积分: 2 下载次数: 1

代码说明:

利用扫描加记数程序实现百进制,适合VHDL的初学者使用.-increase in the use of scanning program in mind several hundred 229 and is suitable for beginners to use VHDL.

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • CCD_Verilog_1014
    基于CPLD器件的线型CCD东芝TCD1501的驱动程序,用verilog语言开发。(CPLD devices based on linear CCD driver Toshiba TCD1501 using Verilog language development.)
    2016-04-24 12:52:19下载
    积分:1
  • turbo_dinter
    说明:  电网协议信道解交织器设计FPGA实现,适用于PB16的宽带电力线载波通信(Grid protocol channel deinterleaver design FPGA implementation, suitable for PB16 broadband power line carrier communication)
    2020-05-08 15:53:18下载
    积分:1
  • forug_2016.03
    说明:  formality2016 userguide
    2019-10-29 14:59:40下载
    积分:1
  • alpha-beta
    阿尔法贝塔滤波器,是卡曼滤波器的简化,比卡曼滤波器速度快。这是一个实例。(aplha-beta filter is filter that faster than kalman filter)
    2020-11-25 20:09:31下载
    积分:1
  • Verilog liushuideng shanshuodeng乘虚
    verilog实现闪烁灯和流水灯dechengxu-verilog liushuideng shanshuodeng chengxu
    2022-06-18 10:08:00下载
    积分:1
  • CPLD
    控制三相步进电机及光电编码器的采集,当电机停止时,保证三相里面只有一相相通,防止停止时电流过大.(Control three-phase stepper motor and optical encoder collection, when the motor stops to ensure that only one phase of three-phase inside the heart, and to prevent too much current is stopped.)
    2008-05-26 11:37:38下载
    积分:1
  • 四通道DDS信号发生器
    四通道DDS信号发生器,很好用的代码,大家一起分享(Four-channel DDS signal generator)
    2021-03-08 14:49:28下载
    积分:1
  • pal制视频的显示
    代码来源http://www.spacewire.co.uk/video.html,需要CRT显示ITU.656格式的视频的可以参考
    2022-06-02 03:09:20下载
    积分:1
  • day8_alu_design
    this is verilog code for designing ALU in fpga.
    2014-05-29 00:19:27下载
    积分:1
  • Version1
    小波包分解,重构轴承振动信号,Hilbert包络,FFT进行频谱分析,以获得轴承故障频率。(Wavelet packet decomposition, reconstruction of bearing vibration signal, Hilbert envelope, FFT spectrum analysis to obtain the bearing fault frequencies.)
    2013-07-17 11:37:05下载
    积分:1
  • 696516资源总数
  • 106571会员总数
  • 2今日下载