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verilog_show10
基于VHDL编写的10进制显示输出，基于16进制的10进制控制，适合初学者(VHDL-based display output written in decimal, hexadecimal, 10 hexadecimal-based control, suitable for beginners)
- 2011-11-21 14:29:56下载
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verilog
用Verilog语言编写的产生正弦波和方波的程序(Generate sine and square wave Verilog language program)
- 2021-04-25 20:48:46下载
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code
浙江大学体系结构实验代码 实现流水线的forwarding(Architecture, Zhejiang University Experimental code pipeline forwarding)
- 2020-09-26 11:57:46下载
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电压采集系统
FPGA接AD模块通过数码管显示电压数据，将模拟信号转换成数字信号进而通过数码管实时显示电压，相当于一个简易的电压表。
- 2022-06-01 05:05:07下载
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VMD642_CPLD
本例程位于 VMD642_CPLD目录中。
使用 CPLD 实现辅助译码、LED 指示灯控制、看门狗等各种逻辑控制电路。源程序使
用 Verilog HDL书写，编译开发系统使用 Cypress公司的 Warp 6.3。(This routine is located VMD642_CPLD directory. Using CPLD implementation auxiliary decoding, LED indicator control, watchdog, and other logic control circuitry. Written using Verilog HDL source code, the compiler development system using Cypress' s Warp 6.3.)
- 2013-09-13 13:59:52下载
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fleverDDS_new
fpga控制da产生幅值频率可调的正弦波程序(the fpga Control da produce the amplitude adjustable frequency sine wave program)
- 2013-01-07 10:47:43下载
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各大IT、软件、硬件公司薪资
本文档内容是各大公司的薪资，各位可以了解一下，绝对真实，具体到个位数。
- 2023-04-05 21:30:03下载
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shuzizhongsheji
有用的数字钟设计文档，有秒表、闹钟等模块，希望对大家有用！(JUST LEARN FROM IT!!ENJOY!)
- 2013-07-18 11:02:24下载
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sqr
VHDL CODE FOR SQUARE WAVE GENERATOR
- 2014-01-22 17:14:20下载
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写一个Verilog描述签署4位加法器/减法器。
应用背景写一个Verilog描述签署4位加法器/减法器。该模块fi定义是：模块add4（cout，总和，A，B，CIN，复位，时钟，添加）输入[3:0] A，B；输入CIN，复位，时钟，加；1 / 0 / /添加=表示加法/减法输出[3:0]总和；输出cout；。..模块然后，请将测试设备的fi贴我提供证明的正确性你的设计。什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软的警察关键技术什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝
- 2022-11-12 15:05:04下载
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