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generate-coordinates
使用VHDL编写语言，巧妙的利用计数器和循环输出一个坐标系，由于VHDL出现负数比较麻烦，全部由正数代替，输出一个原点在中心，半径128的256×256的坐标。方便坐标变换以及用此坐标做算法。(Use of VHDL language, clever use of counter and loop outputs a coordinate system, because VHDL negative too much trouble, all replaced by a positive number, the output an origin at the center, radius 128 256 256 coordinates. Convenient coordinate transformation and coordinate to do with this algorithm.)
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DAC2902
verilog编写的DAC2902程序，用于高速的数模转换(verilog language,using for DAC2902 digital analog converter)
- 2011-08-07 14:29:54下载
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reed_solom
REEDSOLOMON source code
- 2010-04-30 17:44:52下载
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编码器-使用if else 语句
编码器
编码器是设备、 电路、 传感器、 软件程序、 算法或人 thatconverts 信息从一个格式或代码到另一个，为标准化、 速度、 保密、 安全、 或通过收缩大小节省空间的目的。
简单的编码器
一种简单的编码器电路可以接收单个活动输入 2
n
输入的行上生成二进制代码
n
并行输出线。
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ANALYSIS-OF-FULL-ADDER
DESCRIPTION OF FULL ADDER
- 2013-11-12 13:32:19下载
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SPWM
FPGA上用verilog写的SPWM控制程序，完美运行！自由调试，毕设内容，十分宝贵(The SPWM control program by verilog FPGA perfect run! Free commissioning, Bi-based content, invaluable)
- 2013-05-05 21:36:10下载
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DDS FPGA开发下的verilog源代码
DDS_AD9854_for FPGA ,FPGA开发下的verilog源代码，信号发生器(DDS_AD9854_for FPGA, verilog source code, signal generator.)
- 2013-01-14 00:13:36下载
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RISC
说明： URISC的RTL级设计，Verilog代码(Design: URISC RTL Verilog)
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8051core-Verilog
8051core-Verilog FPGA
- 2021-02-02 21:59:59下载
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lab1
Verilog lab1 is used for learning vivado
- 2017-07-26 23:19:52下载
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