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超大规模集成电路的程序

于 2022-03-23 发布 文件大小:253.99 kB
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代码说明:

超大规模集成电路程序的非常基本的 learneres 在其中一个应为基本门,组合和时序电路的一些获取程序 combinatioanl 类似: 盖茨、 加法器、 比较器 顺序: 翻转翻牌、 寄存器和计数器

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  • Random_Derandom
    通信中加扰/解扰算法。FPGA源代码,verilogHDL语言实现,包含测试程序。(Perturbation/perturbation algorithm. FPGA source code, verilogHDL language implementation, including test procedures.)
    2020-08-12 13:38:27下载
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  • SPI主/从
    // ;说明:
    2022-06-27 03:42:43下载
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  • project_first
    basys3的数字钟,可以显示00.00-59.59(Digital clock of basys3,It can display 00.00-59.59)
    2019-06-18 10:37:53下载
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  • xapp1251
    说明:  1. REVISION HISTORY 2. OVERVIEW 3. SOFTWARE TOOLS AND SYSTEM REQUIREMENTS 4. DESIGN FILE HIERARCHY 5. INSTALLATION AND OPERATING INSTRUCTIONS 6. SUPPORT
    2020-11-07 09:49:49下载
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  • ISPPCBforFPGA
    Xilinx,Altera,ARM,AVR,S52,Lattice等系列FPGA的下载线电路图和PCB(Xilinx, Altera, ARM, AVR, S52, Lattice series FPGA download cable circuit diagram and PCB)
    2009-12-14 16:55:35下载
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  • firhalfband
    利用matlab提供的firhalfban函数设计阶数为16、通阻带容限为0.0001的半带滤波器。仿真测试滤波前后的信号时域图,回执滤波器的频率响应特性图(Provided firhalfban function using matlab design order of 16, through the 0.0001 stopband wool half-band filter. Simulation test filtered time domain signal before and after, receipt filter frequency response characteristic diagram)
    2020-07-03 21:40:02下载
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  • OFDM_CP
    ofdm系统的matlab实现,包括插入导频信号和循环前缀(Matlab implementation of ofdm system, including inserted pilot frequency signal and the cyclic prefix)
    2013-05-29 10:10:23下载
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  • uart_tx_rx
    在altera的FPGA平台上实现rs232串口的自收发通信,速率为115200波特率,PC机使用串口调试助手即可观察结果。包含全部代码与工程,本人亲自测试通过。(Realization of self transmitting and receiving communication serial port of RS232 In altera on the FPGA platform, at a rate of 115200 baud rate, PC using serial debugging assistant can be observed. Contains all the code and engineering, I personally tested by. )
    2014-06-11 21:57:41下载
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  • EEPROM_RD_WR
    本程序包含:EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块(eeprom_wr.v)、信号产生模块(signal.v)和顶层模块(top.v) ,这样可以有一个完整的EEPROM的控制模块和测试文件,本文件通过测试。(This procedure includes: EEPROM of the functional model (eeprom.v), read/write EEPROM acts of verilog HDL modules (eeprom_wr.v), signal generator module (signal.v) and top-level module (top.v), this can have a EEPROM complete control module and test document, this document is to pass the test.)
    2008-12-23 15:04:20下载
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  • ads4449_config
    说明:  配置ADS4449,SPI接口;中文说明不能小于20字(Configure ads4449,Chinese description cannot be less than 20 words)
    2020-11-30 16:19:27下载
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