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LowPassFilter
说明： 内部含3个模块，使用DDS产生200k与500k的正弦波，两者相加后过数字低通滤波（通带0-200k，阻带400k以上），并将波形输出，实测FFT分析中看不到500k分量。其中数字滤波器采用MATLAB设计（FIR+等波纹，阻带衰减-80dB）(There are three modules in the system. DDS is used to generate 200K and 500K sine waves. After adding the two modules, the digital low-pass filter (passband 0-200k, stopband above 400k) is used, and the waveform is output. 500K component can not be seen in the actual FFT analysis. The digital filter is designed by MATLAB (FIR + equal ripple, stopband attenuation - 80dB))
- 2020-09-09 14:21:01下载
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ad4003
说明： AD4003的Verilog程序，验证有用(Verilog code for AD4003)
- 2020-08-24 08:18:16下载
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saw
verilog编写，巧妙的通过计数方式完成了三角波的波形，可直接对da输出。(verilog written, cleverly accomplished by counting the triangular waveform can be output directly to da.)
- 2015-04-16 21:06:15下载
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homework32
说明： 这是32位移位寄存器，是用verilog编写的，能够实现从1到31位的左或右的移位(This is a 32-bit shift register, is prepared verilog, can be realized from the 1-31 shift left or right)
- 2009-07-27 15:54:00下载
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终结者扰频器
In 电信, a 扰频器是一种设备，则转置或反转信号或以其他方式进行编码 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2023-04-16 00:10:03下载
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RS-code
说明： 我测试过的！Verilog HDL实现RS编码。(I' ve tested it! RS coding Verilog HDL implementation.)
- 2010-04-12 20:30:36下载
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UART串口协议HDL实现，可设波特率、停止位和奇偶校验等
UART串口协议HDL实现，可设波特率、停止位和奇偶校验等。可以在此基础上添加FIFO，以及处理器读写控制等。
- 2022-01-24 10:03:16下载
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claa
vhdl code for carry lookahead addder
- 2014-02-05 00:26:26下载
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IIR-FPGA
基于FPGA实现IIR滤波器的程序，用VERILOG编程语言实现(The program based on the FPGA implementation of the IIR filter is implemented in the VERILOG programming language)
- 2017-05-24 11:08:15下载
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FPGA_Based_CNN-master
这个项目是一个基于FPGA的alexnet第一卷积层实现。(This project is a FPGA based implementation of first Convolutional Layer of AlexNet.)
- 2017-08-27 11:00:48下载
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