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verilog编写的流水线模块

于 2022-03-30 发布 文件大小:5.23 kB
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verilog编写的流水线模块-Verilog modules prepared by the Pipeline

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  • QAM_verilog
    基于FPGA的16QAM,用verilog编写,其中DDS为自己编写,含设计文件和testbench。已通过moldesim软件仿真。 (FPGA-based 16QAM, with verilog writing, including DDS for their preparation, including design files and testbench. Simulation software has been through moldesim.)
    2021-02-22 18:29:41下载
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  • zixiechengxu
    用verilog编写的包含有与DSP通信,三电平svpwm实现的程序,(Written in verilog contains communicate with the DSP, three-level svpwm realize the procedures)
    2021-04-18 15:28:51下载
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  • add
    流水线乘法器与加法器 开发环境:Modelsim(verilog hdl)(Multiplier and adder pipeline development environment: Modelsim (verilog hdl))
    2009-05-18 12:19:24下载
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  • 基于FPGA的VHDL可以产生不同的音调,象音乐一样
    基于FPGA的VHDL可以产生不同的音调,象音乐一样-based FPGA VHDL can produce different tones, like the same music
    2022-12-09 14:55:02下载
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  • lsb 基于可见和不可见数字水印
    < 跨度 style="font-size:12.0pt;line-height:150%;font-family:""> 通过大量数字交换数据生成新的信息安全需求。用户期望的健壮的解决方案将确保法,还保证多媒体文件的真实性。此项目的图像水印算法 usingLeast 有效位 (LSB) 算法被用于信息/徽标中嵌入图像。设计过程进行 theXilinx ISE 设计套件 12.4 和硬件描述语言使用 isVHDL。模拟设计和波形在 Isim(M.81d) 模拟器中得到验证。一旦完成了设计过程,设计但在 Spartan3 FPGA 板。带水印的图像是在 goodvisual 的质量并具有好的 PSNR 值。同时可见并推行 invisiblewatermarking 计划。建议 schemehas 的有效性已表现出与实验结果的援助。Watermarkingis 更可靠、 更经济比软件编码的硬件实现。在空间域中最常见的简单 watermarkingtechnique 是通过操纵最不重要位 (lsb) 整体像素为单位)。要嵌入的水印放置在碱基图像的 LSB。空间域是不太复杂,没有变换使用,但 isn"trobust 数字式图像中的攻击,信息可以直接插入 imageinformation 的每一点或更繁忙地区的图像可以计算这样以中不那么明显的图像部分的 hidesuch 消息
    2022-03-22 20:46:03下载
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  • compa
    comparator code for micarowind
    2015-03-28 17:18:49下载
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  • keygen
    ISE 9.2 serials working
    2021-03-29 14:39:10下载
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  • zuoye2
    主要编写了一组二进制数据通过根升余弦滤波器后的波形,但并没有使用ISE内部的FIR滤波器内核,该程序相当于编写了一个根升余弦滤波器。(Mainly prepared a set of binary data through the root raised cosine filter waveform after, but did not use the ISE internal FIR filter kernel, the program is equivalent to the preparation of a root raised cosine filter.)
    2013-09-18 15:24:13下载
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  • degilent atlys board ucf
     ;
    2022-04-10 00:32:44下载
    积分:1
  • The VHDL source code digital clock, you can achieve at school, school grade feat...
    数字钟的VHDL源程序,可以实现校时,校分等功能,并在试验箱上运行成功-The VHDL source code digital clock, you can achieve at school, school grade features, and success in the chamber is running on
    2023-02-06 10:05:04下载
    积分:1
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