登录
首页 » VHDL » verilog编写的流水线模块

verilog编写的流水线模块

于 2022-03-30 发布 文件大小:5.23 kB
0 158
下载积分: 2 下载次数: 1

代码说明:

verilog编写的流水线模块-Verilog modules prepared by the Pipeline

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 基于FPGA的VGA彩条显示 可用PAXplusII仿真
    基于FPGA的VGA彩条显示 可用PAXplusII仿真-FPGA-based VGA color display available PAXplusII Simulation of
    2022-07-12 22:45:31下载
    积分:1
  • verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...0000000001...
    verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状态是否正确工作-verilog prepared by the state machine detected 00,100 sequences. Achieve input : ... ... 011000010010000 output : 000000000100100 ... ... and test module used to verify the state is working
    2022-06-16 14:06:28下载
    积分:1
  • 奇数奇偶校验器使用VHDL的有限状态机
    An odd parity checker as an FSM using VHDL
    2022-02-24 23:42:29下载
    积分:1
  • 华为经典FPGA设计全套入门技巧
    说明:  华为经典设计全套入门技巧,面试经验,设计技巧(Huawei Classic Design Complete Introduction Skills, Interview Experience, Design Skills)
    2020-07-01 23:00:02下载
    积分:1
  • VHDL 的4*4键盘代码
    VHDL 的4*4键盘代码-VHDL 4* 4 keyboard code
    2023-04-05 11:35:04下载
    积分:1
  • DDSa
    程序是完整的一个数字下变频器的一个Verilog程序,经测试可以使用,欢迎下载(Program is a complete Verilog program a digital down converter, tested can be used, please download)
    2016-05-23 22:11:25下载
    积分:1
  • altera推出的基于它们fpga和cpld的构建嵌入式系统的新技术sopc的介绍。其集成在quartus II中...
    altera推出的基于它们fpga和cpld的构建嵌入式系统的新技术sopc的介绍。其集成在quartus II中-ALTERA due to launch them and they simply cpld Construction of the new Embedded System Technology sopc briefing. Its integrated into the Quartus II
    2022-12-14 08:55:03下载
    积分:1
  • SVPWM-VHDL
    fpga永磁同步电机矢量控制系统,包括死区等模块(fpga foc)
    2016-06-13 19:53:32下载
    积分:1
  • HDMI_FPGA
    该源码可基于FPGA设置多分辨率的HDMI显示,且其包含了完整的时序和端口、地址映射,可以很方便的将其移植(The source code can be set based on FPGA multi-resolution HDMI display, and it includes a complete timing and port, address mapping, it can be easily transplanted)
    2020-12-17 11:09:12下载
    积分:1
  • 基于FPGA的六路抢答器
    设计一个可供6组参赛选手使用的抢答器,具体要求如下:1)  可容纳6组参赛者的数字智能抢答器,每组设置一个抢答按钮供抢答者使用;2)  电路具有第一抢答信号的鉴别和锁存功能;3)  设置计分电路4)  设置犯规电路。顶层设计使用图形模块连线搭建,顶层功能模快均使用VHDL语言编写
    2023-01-01 02:30:03下载
    积分:1
  • 696516资源总数
  • 106415会员总数
  • 3今日下载