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basys3_timing
基于Basys3的数字钟实例，主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL(Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL)
- 2016-03-06 11:08:18下载
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Tutorijal 6
说明： Ovo sto saljem je tutorijal 7 sa vhdlom
- 2018-12-22 06:47:31下载
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fir48
48阶FIR设计，采用VHDL语言描述，门级映射……(48-oders FIR design with VHDL language and gate level)
- 2021-04-14 19:38:55下载
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dadishu_v1
VHDL实现简单打地鼠游戏机，北邮数电实验(VHDL simple playing hamster games, BUPT number of electric experiment)
- 2020-11-03 13:29:52下载
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DE2_Basic_Computer
DE2 altera board vhdl design
- 2016-04-09 00:35:05下载
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基于FPGA的fir滤波器的代码
用verilog 语言写的一个fir低通滤波器的程序，原始数据通过matlab来输入，输出给matlab来显示结果
- 2023-01-22 04:40:07下载
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RC6-block-cipher-using-VHDL
VHDL implementation of RC6 encryption algorithm
Test file represent applying all zero input and all zero key
note that result is correct but bytes positions are swapped
- 2020-12-01 22:09:26下载
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MifFileGen
VC++6.0软件生成Altera公司FPGA内部存储器ROM初始化数据mif格式文件。方便通过QuartusII导入波形等参数。强调这个是例子，生成的是一个定点的正弦数据表文件，需要用到的请自行修改源代码。(This software generates internal memory ROM initialization mif format data file for FPGA product by Altera. Facilitate the passage of the waveform parameters such as import QuartusII)
- 2013-07-19 02:32:45下载
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spi_ad
FPGA与DAC芯片的SPI接口驱动，实现串行数据的传输。(Realizing the communication between FPGA and DA chip)
- 2017-06-23 12:38:22下载
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interr_timer0
interruption routine for PIC16F877
- 2009-12-30 00:43:05下载
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