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AWGN_VerilogDesign-master
加性高斯白噪声生成的VERILOG实现，包含所有的testbench文件。可直接使用(Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly)
- 2021-01-14 19:18:46下载
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ba_ker
巴克码装到信息内同时将巴克码识别出来，实现帧同步的VHDL设计(Barker code loaded to the information identified while Barker code, VHDL design to achieve frame synchronization)
- 2014-05-18 17:37:39下载
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prob1
UART program for fun(UART)
- 2009-11-18 10:26:04下载
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prbs编码FPGA实现
PRBS的验证就是PRBS的产生的反过程，具体方法是Transceiver接收端首先将收到的数据寄存一拍（并行 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-07-20 20:27:10下载
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GTX4
光纤发送接收模块，verilog编写，主要用于光纤的发送和接收，波长1310nm(Fiber optic transmitter receiver module, verilog written primarily for transmitting and receiving the optical fiber, wavelength 1310nm)
- 2016-06-28 14:06:40下载
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Verilog语法
说明： Verilog语法教程，适合初学者，详细(Verilog instruction book)
- 2019-05-04 16:07:18下载
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fpga控制 ad7606 verilog语言
fpga 控制ad7606，编写代码用verilog语言，实现采集函数发生器
- 2022-01-25 23:44:58下载
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RS232串口Verilog源码
资源描述RS232串口Verilog源码,可以直接用于和其他外设或FPGA的串口通讯
- 2022-01-26 08:26:44下载
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bayer_3RGB_interpolation
一个基于FPGA用verilogHDL设计的bayer格式转RGB格式的模块，本人设计(a code used for bayer_3RGB_interpolation ,which based on FPGA by verilogHDL)
- 2011-12-25 21:58:05下载
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the_last
VHDL语言实现两个人掷骰子游戏，最多6次，大者胜则结束游戏并在点阵上显示，一直平手则一直进行直到达到6次。(Achieving the dice game between two people by using VHDL language.The maximum number of times is 6.The game will over when there is a biger one in one time,otherwise,the game will continue until the time of the game is up to 6.)
- 2021-01-21 12:18:42下载
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