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青云开发的LCD模块LCM240128ZK3用于ALTERA的FPGA,自己写的AVALON总线IP核,供大家参考...

于 2022-04-07 发布 文件大小:4.67 kB
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青云开发的LCD模块LCM240128ZK3用于ALTERA的FPGA,自己写的AVALON总线IP核,供大家参考-err

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  • beep_interface
    这些代码为 对于基本的FPGA使用模块beep进行了例化 在工程 系统级建模时只需要直接调用就好了(The code for the basic FPGA using the module beep instantiated only need to be called directly in the engineering system-level modeling like)
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  • test_vhdl
    vhdl测试程序,用于初雪者熟悉hdl的具体语法应用。比较简单了。(VHDL test procedure for the First Snow hdl who are familiar with the application of specific syntax. A relatively simple.)
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    Viterberi 解码器使用 vhdl 编程实现将被用于制作增强功能
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    实现多路可变时分复用,包括复接器,解复接,比特同步,帧同步,分频器(Implement multi-channel variable time division multiplexing, including multiplexer, demultiplexing, bit synchronization, frame synchronization, frequency divider)
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    基于fpga的位同步信号提取仿真 使用vhdl语言 quartus(To use vhdl language quartus fpga bit synchronization signal extraction-based simulation)
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    说明:  FIFO: First in, First out 代表先进的数据先出,后进的数据后出。Xilinx 在 VIVADO 里为我们已经提供了 FIFO 的 IP 核, 我们只需通过 IP 核例化一个 FIFO,根据 FIFO 的读写时序来写入和读取FIFO 中存储的数据。(FIFO: first in, first out represents the first out of advanced data, and the last in data is the last out. Xilinx has provided us with the IP core of FIFO in vivado. We only need to instantiate a FIFO through the IP core, and write and read the data stored in FIFO according to the FIFO read-write timing.)
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  • 4x4-key
    4*4键盘小程序 两种算法内附检查LED(4* 4 keyboard applet containing two algorithms check the LED)
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