登录
首页 » Verilog » 基于FPGA驱动高速AD/DA

基于FPGA驱动高速AD/DA

于 2022-04-11 发布 文件大小:25.12 MB
0 109
下载积分: 2 下载次数: 1

代码说明:

有三个基于FPGA驱动高速AD/DA的程序、硬件电路图、使用向导手册、连接方法,支持ADDA_AX301,ADDA_AX415,ADDA_DB2C8,可以下载到 FPGA 黑金开发板、FPGA 黑金开发板学生版结合相关模块进行使用,

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • FPGA_merge
    关于FPGA排序算法的研究文献,有全排序和一些归并算法的文献介绍。(FPGA sequencing algorithm on the literature, there are some sort of sorting algorithm and the literature on the merger.)
    2016-11-22 21:12:56下载
    积分:1
  • FPGA
    说明:  基于FPGA的数字式相位测量仪的设计与制作(FPGA-Based Digital Phase Meter Design and Production)
    2010-04-16 19:40:41下载
    积分:1
  • DES
    说明:  自己写的DES的verilog实现。输入输出实现了并转串。(DES algorithm implemented in verilog.)
    2020-12-03 16:19:25下载
    积分:1
  • LCD_VHDL
    用FPGA控制1602型液晶显示,显示一行英文语句。(show)
    2009-09-20 23:14:54下载
    积分:1
  • Frame-synchronizer-
    原创,帧同步器的Verilog代码,在FPGA上验证实现过,无误。作为通信系统帧传输的仿真,有限状态机同步态和失步态的切换仿真。(Original Verilog code for frame synchronization, verify the implementation on the FPGA, and correct. Frame transmission as the communication system simulation, finite state machine synchronous state and the loss of the switching simulation of gait.)
    2012-04-01 19:38:54下载
    积分:1
  • 轮循机制
    " 时间刻度 1ns/1ns //Round 罗宾没有抢占 模块 roundrb2 (reset_n,赤  角,必需,授予) ; 输入的 reset_n,赤  角 ; 输入 [4:0] 必需 ; 输出 [4:0] 补助金 ; reg [4:0] 格兰特 = 4"b0000 ; reg [7:0] 的状态 ;
    2022-02-03 06:50:42下载
    积分:1
  • gray_counter_vhd
    ldpc verilog code has been descripted in this program
    2017-12-06 01:05:36下载
    积分:1
  • cordic
    16级流水线型cordic旋转代码以及测试文件,亲测好用(16-stage pipelined cordic rotation code and test files, pro-testing)
    2019-03-09 08:59:01下载
    积分:1
  • 24_LCD12864_DISPLAY
    基于altera公司的fpga的lcd12864显示字符汉字的模块,模块接口简单易于复用。(Altera fpga-based company s lcd12864 display kanji character module, the module interface is simple and easy to reuse.)
    2014-03-27 13:44:09下载
    积分:1
  • LDPC_DVB-T2
    LDPC encoding code in 1/2code rate for DVB-T2
    2014-03-11 08:05:18下载
    积分:1
  • 696518资源总数
  • 105908会员总数
  • 30今日下载