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Altera Sdram IP 源码，VHDL写的

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Altera Sdram IP 源码，VHDL写的-Altera Sdram IP source code, VHDL written

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costas载波恢复算法锁相环路，注释很清楚(costas carrier recovery algorithm PLL)

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DS18B20温度传感器，用verilog语言实现(DS18B20 temperature sensor, with the verilog language)

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用VERILOG实现交通灯控制，且运行正确，希望有帮助(Use VERILOG implementation traffic light control, and operation right, hope to have help)

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Meyers wavelet. DWT VHDL.

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Quartus II 7.2最完美的license破解器!(Quartus II 7.2 FULL and perfect License!)

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频率计测量范围1-100MHz 测量阈值0.1s 计数部分为FPGA/CPLD 语言VHDL 显示部分为51 单片机加八位数码管语言C(Frequency meter Measuring range 1-100 MHZ Measure threshold is 0.1 s Count part of FPGA/CPLD Language VHDL Display part of 51 MCU with eight digital tube Language C)

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用CPLD驱动数码管，实现从0000计到9999，数码管是用动态显示，程序用VERILOG完成的-CPLD drives with digital control, of from 0000 to 9999, digital control is a dynamic display, the program completed with VERILOG

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GFHGFHGFH DFHFDHD GHDHFDHHFD DFHFDHDF

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median
说明：用verilog编辑的中值滤波器！语言旁表有注释方便理解！(Using Verilog editor median filter! Language beside the table annotated to facilitate understanding!)

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VHDL4人抢答器
4人抢答系统，可以计时20秒，20秒无人抢答则视作无人抢答。start之前抢答者视为违规抢答，违规抢答会警告选手。若有一人抢答则其他3人锁定，不可再抢答。aaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaa

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