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med01-165
median filter details
- 2011-01-30 18:29:06下载
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frame_syn
通信系统中数据的传输以帧为单位,在FPGA中帧头检测是通信系统中的一部分,该程序实现了FPGA中帧头的检测。(Transmission of data in a communication system in units of frames, the frame header is detected in the FPGA part of the communication system, the realization of the frame header is detected in the FPGA.)
- 2014-08-27 16:02:54下载
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RS485
verilog开发FPGA,实现RS485串口通信(RS485 driver for FPGA )
- 2021-02-08 06:49:54下载
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8b10b_xilinx
xilinx 的8B10B编解码源码, 里面有仿真模型,用以测试验证(xilinx 8B10B encode/decode source)
- 2018-07-20 16:02:29下载
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DSP_INTERFACE
DSP与FPGA时序接口模块,已经经过测试,保证读写稳定(The Interface of DSP to FPGA)
- 2021-01-08 10:58:51下载
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3-8译码器地简单实现,采用QUARTUSii5.0环境编译-3-8 decoder to realize a simple, using the compiler QUARTUSii5.0 environment
- 2022-12-08 07:30:03下载
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一种新的FIFO实现方法,verilog描述,通过modelsim 6.0 仿真,Quartue综合...
一种新的FIFO实现方法,verilog描述,通过modelsim 6.0 仿真,Quartue综合-FIFO realize a new method, verilog description, modelsim 6.0 through simulation, Quartue integrated
- 2023-01-18 15:40:03下载
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16bit-multiplier
实现verilog16位乘法器,verilog新手(achieve 16-bit multiplier)
- 2021-04-01 21:09:08下载
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VHDL显示六位学好
在八位七段数码显示管上显示8位学号,要显示的学号可以在程序内改,经设备验证无错误,且运行良好。
- 2022-05-30 18:34:23下载
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HM74YM
在QUARTUS II上实现(7,4)汉明码的译码VHDL语言设计((7,4)Hamming decoder)
- 2015-05-09 11:14:17下载
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