网站首页

NIOS II IDE 编程，定时器测试程序，仅供参考。

于 2022-06-26 发布文件大小:6.13 kB

 0  122

下载积分: 2 下载次数: 1

我要下载

代码说明：

NIOS II IDE 编程，定时器测试程序，仅供参考。-NIOS II IDE programming timer testing procedures, for information purposes only.

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

zobrazenie_16_bit_cisla_paralel
16 bit switch input view in hexa format on 7seg display

2013-08-16 00:50:49下载

积分：1
telephone-cost-metering
该程序用来实现电话计时以算取费用，比较简单(telephone cost metering verilog code)

2013-11-03 19:45:00下载

积分：1
基于VHDL的UART控制器设计
UART模块的VHDL语言设计(Design of VHDL language based on UART module)

2017-11-13 23:56:26下载

积分：1
XadcMicroblaze-master
用zynq实现片内的数模转换，基于最新的zynq平台(zynq xadc on FPGA arm)

2020-06-21 12:00:02下载

积分：1
dingshi
定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)

2013-07-27 10:34:41下载

积分：1
含移动储能单元的微网优化调度模型研究_吴婷
含移动储能的分布式电能优化调度，模型的处理与改进(Processing and improvement of distributed power optimization scheduling with mobile energy storage)

2018-10-17 10:18:53下载

积分：1
4-16.doc
4-16译码器，用VHDL编写的，可以直接下载到可编程逻辑器件中(4-16 decoder, written with VHDL, can be directly downloaded to the programmable logic device)

2010-11-24 15:13:14下载

积分：1
VHDL-DDS
基于FPGA的DDS信号源设计，32位相位累加器，产生可调频率(FPGA-based DDS signal source design, 32-bit phase accumulator to generate tunable frequency)

2013-06-27 15:16:15下载

积分：1
用FPGA实现IIC通讯的主控端，最简化的代码，占用最小FPGA资源
用FPGA实现IIC通讯的主控端，最简化的代码，占用最小FPGA资源-Use FPGA to come ture the main control of the iic comunication, the most simple code and using the least FPGA resource

2022-07-10 12:46:57下载

积分：1
divider_latest.tar
floating point divider

2009-11-03 11:23:16下载

积分：1

696516资源总数
106415会员总数
3今日下载

NIOS II IDE 编程，定时器测试程序，仅供参考。

0 个回复

热门标签

热门下载

NIOS II IDE 编程， 定时器测试程序，仅供参考。

0 个回复

热门标签

热门下载

NIOS II IDE 编程，定时器测试程序，仅供参考。