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基于AHB的SDRAM Verilog代码

于 2022-04-27 发布 文件大小:5.63 kB
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代码说明:

该代码为基于AHB总线的SDRAM Verilog代码,对于进一步理解AHB协议有很大帮助,非常适合AMBA的初学者

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  • Constant_PQ_Microgid_matlab
    逆变器并网发电的主要是逆变器输出正弦波电流的控制技术,要求与电网同频同相的电流,此matlab模型中使用锁相环技术,恒功率控制,LCL滤波器技术使达到并网要求(Constant_PQ_Microgid )
    2021-04-02 10:09:07下载
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  • SDRAM的控制程序,特权同学的源代码
    SDRAM的相关资料!包括三星的资料。有大量的论文,有原理图,有仿真程序等。
    2022-06-28 17:44:11下载
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  • generate-coordinates
    使用VHDL编写语言,巧妙的利用计数器和循环输出一个坐标系,由于VHDL出现负数比较麻烦,全部由正数代替,输出一个原点在中心,半径128的256×256的坐标。方便坐标变换以及用此坐标做算法。(Use of VHDL language, clever use of counter and loop outputs a coordinate system, because VHDL negative too much trouble, all replaced by a positive number, the output an origin at the center, radius 128 256 256 coordinates. Convenient coordinate transformation and coordinate to do with this algorithm.)
    2013-08-28 11:03:46下载
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  • dac9747
    主要完成ADI公司的DAC(数字-模拟转换器)AD9747的SPI接口及寄存器配置(Mainly to complete ADI' s DAC (digital- analog converter) SPI interface to configure the AD9747 and the register of)
    2014-06-03 11:00:43下载
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  • UART_RS232_Altera
    在Altera开发板上实现RS232串口通信,平台为CycloneII,可通过QuartusII软件修改引脚移植到其它平台(Realize RS232 serial communication on Altera development board, platform for CycloneII, through software QuartusII modify pin portable to other platforms)
    2016-03-25 20:29:04下载
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  • DE2_UserManual
    DE2使用手册,介绍DE2的所有组成元件,使用方法,还有相应的实例。(DE2 User Manual, describes all the components DE2 components, using the method, there is a corresponding instance.)
    2010-11-14 12:43:48下载
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  • Verilog
    说明:  Verilog简易教程,或者说是讲义,清晰易懂,适合初学者入门使用(Layman' s Guide to Verilog, or a lecture, legible entry to use for beginners)
    2010-04-08 16:51:54下载
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  • 输入向量并行BIST结构监测
    应用背景输入向量并行内置自测试(BIST)监测在电路正常运行时执行测试方案不需要设置一个需要设置的电路线来进行测试。这些计划是基于硬件开销和并发测试潜伏期(CTL),即为测试所需的时间完成,而电路工作正常。在这个简短的,我们提出一种新的输入矢量并行BIST方案监测,以在监视一组(称为窗口)的向量的想法电路的输入,在正常操作期间,和一个静态的ramlike使用结构存储的相对位置的载体,达到在检查窗口的电路的输入,所提出的方案显示表现明显优于先前提出的计划相对于硬件开销和CTL的权衡。关键技术内置自测试(BIST)技术构成的一类方案这将提供高性能测试的性能故障覆盖,而同时,他们放松的依赖昂贵的外部测试设备。因此,它们构成一个有吸引力的解决方案的问题,测试超大规模集成电路设备[ 1 ]。BIST技术通常分为离线和在线。离线结构在正常模式下操作(在这期间内电路是空闲的)或测试模式。在测试过程中,所产生的输入通过一个测试生成模块被施加到电路的输入在测试(削减)和响应被捕获到一个响应验证者(RV)。因此,进行测试,正常运行削减是停顿,因此,该系统的性能在该电路被包括,被降解。
    2022-06-11 17:25:40下载
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  • WORK
    运用VC编程的带LCD显示的信号发生器可用三个开个调节输出三个波形(Signal generator can be used three to open a regulator output waveform using VC programming with LCD display)
    2013-03-02 16:13:27下载
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  • uart
    it contains pdf file which has vhdl program of uart (universal asynchoronus receiver and transmitter). which very simple and easy to understand
    2010-04-22 20:47:55下载
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