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顺序显示
7个发光二极管依次一个一个的时间显示，代码是用verilog编写的，是对艾伯特V2斯巴达板验证。
- 2022-01-27 17:34:37下载
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AD
说明： 基于fpga的ad采样程序 可控制ad9226对信号进行采样(Ad9226 signal sampling can be controlled by ad9226 sampling program based on FPGA)
- 2020-12-19 17:09:10下载
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booth4
4位的booth算法加法器，对计算机组成原理的学习有帮助，verilog语言编写(4-bit adder booth algorithm, the learning of computer organization help, verilog language)
- 2010-09-27 04:49:51下载
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编码器-使用if else 语句
编码器
编码器是设备、 电路、 传感器、 软件程序、 算法或人 thatconverts 信息从一个格式或代码到另一个，为标准化、 速度、 保密、 安全、 或通过收缩大小节省空间的目的。
简单的编码器
一种简单的编码器电路可以接收单个活动输入 2
n
输入的行上生成二进制代码
n
并行输出线。
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- 2023-06-02 12:00:04下载
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地址数据总线
这包括地址数据总线 （ad 总线） 的 verilog 代码为一个 cpu。地址数据位为 16 位。
- 2022-02-14 11:47:14下载
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SVPWM_FPGA_ContainSourceCode
广东工业大学硕士论文《SVPWM算法优化及其FPGA/CPLD实现》，在详细分析经典SVPWM算法基础上，提出一种优化算法，并在FPGA上实现。论文附录包含VHDL源码。(Guangdong University Thesis " SVPWM algorithm to optimize its FPGA/CPLD realization" in the detailed analysis of the classical SVPWM algorithm is proposed based on an optimization algorithm, and implemented on FPGA. Paper appendix contains VHDL source code.)
- 2013-12-30 16:00:11下载
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mimasuo
6位密码锁，密码锁控制器是硬件与软件的结合。根据设计要求，决定以FPGA芯片和VHDL语言设计此电子密码锁(6 locks, the lock controller is a combination of hardware and software. According to design requirements, the decision to the FPGA chip and VHDL design electronic locks)
- 2012-05-22 21:11:17下载
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ba_ker
巴克码装到信息内同时将巴克码识别出来，实现帧同步的VHDL设计(Barker code loaded to the information identified while Barker code, VHDL design to achieve frame synchronization)
- 2014-05-18 17:37:39下载
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pipeline_booth_mult_16
用流水线的方法实现16位乘法器，运算速度快，消耗时钟资源少(Pipeline method to realize 16-bit multiplier, which is fast in operation and consumes less clock resources)
- 2020-09-29 18:17:44下载
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testbench.sv
RS 编码和解码Verilog Code, 实现了RS（544,514)的编码和译码；(-RS Coding and Decoding Verilog code， implement RS（544,514))
- 2016-09-25 16:05:54下载
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