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liyuanlnx_IP_RAM
FPGA——IP_RAM实验：
创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能
input [9:0] address;
input clock;
input [7:0] data;
input wren; //置1则写入
output [7:0] q;
LNXmode：控制LEDC显示
1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM
8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM:
Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)
- 2020-06-22 04:20:02下载
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verilog编写的计算百分比模块
verilog编写的计算百分比模块-Verilog prepared by calculating the percentage module
- 2022-01-31 18:38:18下载
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riscv-invicta-master
说明： 有关risc-v cpu的问题,里面有一些有关cpu的设计(The problem of risc-v can be solved)
- 2020-07-01 23:00:02下载
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hdb3_codedecode
说明： 用VERILOG实现的，hdb3编码器和解码器，经过前仿真和后仿真成功(Achieved with the VERILOG, hdb3 encoder and decoder, after a successful pre-simulation and post simulation)
- 2021-04-22 15:58:49下载
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---- WISHBONE Wishbone_BFM IP Core----
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---- This file is par
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---- WISHBONE Wishbone_BFM IP Core ----
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---- This file is part of the Wishbone_BFM project ----
---- http://www.opencores.org/cores/Wishbone_BFM/ ----
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---- Description ----
---- Implementation of Wishbone_BFM IP core according to ----
---- Wishbone_BFM IP core specification document.---------
---- WISHBONE Wishbone_BFM IP Core----
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---- This file is part of the Wishbone_BFM project----
---- http://www.opencores.org/cores/Wishbone_BFM/----
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---- Description----
---- Implementation of Wishbone_BFM IP core according to----
---- Wishbone_BFM IP core specification document.
- 2022-05-26 15:36:06下载
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FPGA_LED
FPGA入门点亮一个LED灯，作为FPGA入门级程序(FPGA is)
- 2012-03-26 21:57:27下载
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NAND flash控制器VHDL代码
该资料为基于FPGA 的NAND flash控制器研究，语言为VHDL，代码已通过仿真验证
- 2022-01-25 21:00:37下载
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自己使用VHDL语言编写的24位寄存器.主要用于DDS中
自己使用VHDL语言编写的24位寄存器.主要用于DDS中-24bit_register
- 2022-09-06 21:25:03下载
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the program two integers and the sum of squared output
本程序实现两个整数平方和相加并且输出结果-the program two integers and the sum of squared output
- 2023-08-09 04:10:02下载
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闪烁的LED spartan3a一醒
应用背景建筑行为是counterled恒clk_50mhz_freq：整数：= 50000000；恒blink_freq：整数：= 1；恒cnt_max：整数：= clk_50mhz_freq / blink_freq / 2 - 1；恒blink_freq2：整数：= 8；恒cnt_max2：整数：= clk_50mhz_freq / blink_freq2 / 2 - 1；恒cnt_max3：整数：= clk_50mhz_freq / blink_freq * 2 - 1；信号CNT：符号（24到0）；信号CNT2：符号（22到0）；信号cnt3：符号（27到0）；信号闪现：std_logic：=“1”；信号trigger_s：std_logic：=“0”；信号enableblink1s ；：std_logic：=“0”；开始过程（clk_50mhz）开始 ； ；如果（clk_50mhz = 1”和clk_50mhz"event）然后 ； ； ； ；trigger_s & lt；=触发；如果（不trigger_s触发）=“1”，然后enableblink1s & lt；=“1”；cnt3 & lt；=（别人= & gt；0）；如果结束；如果enableblink1s =“1”，然后如果CNT2 = cnt_max2然后CNT2 & lt；=（别人= & gt；0）；眨眼和不眨眼；其他的CNT2 & lt；= CNT2 + 1；如果结束；如果cnt3 = cnt_max3然后cnt3 & lt；=（别人= & gt；0）；enableblink1s & lt；=“0”；其他的cnt3 & lt；= cnt3 + 1；如果结束；还有其他的；如果碳纳米管= cnt_max然后CNT & lt；=（别人= & gt；0）；眨眼和不眨眼；其他的碳纳米管和碳纳米管+ 1；如果结束；如果结束；和，结束如果；和；结束过程；awake_led & lt；=眨眼；结束行为；关键技术图书馆的IEEE；std_logic_1164.all；std_logic_unsigned.all；numeric_std.all；counterled是端口（
- 2022-03-24 04:02:07下载
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