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spi的verilog代码

于 2022-05-04 发布 文件大小:3.72 kB
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代码说明:

spi协议的verilog实现,其中包括4个模块,可以达到很大的测试时钟频率,也已经通过了流片验证,FPGA验证。其中有防抖模块来减少防抖。通过状态机实现,既可以串并转换,可读可写

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  • 用Verilog HDL实现的uart通用串口通信程序,已经验证成功
    在ISE下开发的通用串口通信程序,使用的编程语言是Verilog HDL语言,采用了fifo,已经进行实验验证通过,适合Verilog初学者,欢迎交流学习。
    2022-07-10 18:29:55下载
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  • SPITX16
    基于状态机的优秀SPI输出程序(以DAC7512为基础,可修改)(VHDL code about SPI)
    2016-02-09 01:07:52下载
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  • div_fru
    介绍分频器的好资料。不光有奇数分频、偶数分频,还有小数分频。相信把这个资料理解透了后以后分频器的设计就不是问题了。(Introduction divider good information. Not only have an odd frequency, even frequency, there are fractional. I believe understanding this information through the post after the Divider is not a problem.)
    2010-06-17 21:52:55下载
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  • verilog
    数字信号除了的FPGA实现的Verilog源代码,之前发过一份是VHDL,各有所需吧,需要的看看吧(Digital signal in addition to the realization of the FPGA Verilog source code, send before a is VHDL, each have need it, need to look at it )
    2012-02-25 15:06:35下载
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  • decodeLogDomainSimple
    When the initial input falls between the Switch off point and Switch on point values, the initial output is the value when the relay is off.
    2017-01-29 18:04:53下载
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  • delay
    PWM整流器的死区延迟的VHDL编程,可以参考一下(VHDL programming PWM Rectifier dead-band delays)
    2016-04-12 14:24:45下载
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  • 数字时钟verilog HDL
    应用背景设计要求:      1.有基础的实时数字钟显示功能,即时、分、秒的正常显示模式,并且在此基础上增加上,下午显示。          2.手动校准。按动方式键,将电路置于校时状态,则计时电路可用手动方式校准,每按一下校时键,时计数器加1;按动方式键,将电路置于校分状态,以同样方式手动校分。           3.整点报时,仿中央人民广播电台整点报时信号,从59分50秒起每隔2秒发出一次低音“嘟”信号(信号鸣叫持续时间1S,间隙时间1S)连续5次,到达整点(00分00秒时),发一次高音“哒”信号(信号持续时间1S)。           4.闹时功能,按动方式键,使电路工作于预置状态,此时显示器与时钟脱开,而与预置计数器相连,利用前面手动校时,校分方式进行预置,预置后回到正常模式。当计时计至预置的时间时,扬声器发出闹铃信号,时间为半分钟,闹铃信号可以用开关“止闹”,按下此开关后,闹铃声立刻中止,正常情况下应将此开关释放,否则无闹时作用。      5.秒表功能。按start键开始计秒,按stop键停止计秒并保持显示数不变,直到复位信号加入。关键技术      根据总体设计以及各分模块的需要,将分立模块分为7个部分运用verilog  HDL编程来实现。其分别为数字钟主体部分、手动设置、分频、整点报时、闹钟功能、秒表、控制显示和顶层8个模块。       数字钟主体部分主要由三个计数器组成,包括1个24进制计数器,作为小时计数器,2个60进制计数器分别作为分计数器和秒计数器。一个60进制计数器由一个6进制计数器和一个10进制计数器组成,由于都是比较简单的计数器,所以在用verilog设计时作为一个整体部分进行编程实现。同理小时计数器也作为整体部分来编程实现。
    2022-02-18 14:19:22下载
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  • 异步FIFO
    这是一个异步的FIFO模块,还有5个部分,比较器,写满读空状态标志,和一个RAM模块,是编写一些大型程序的基础模块。谢谢大家,期望大家能够用得着
    2022-10-11 11:20:03下载
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    verilog 串口多字节发送程序,波特率计算公式如下:cnt_baud =(1/9600bps)/(1/crystal_frq(Mhz))-1;可以发送多个字节的数据,但是字节数是固定的
    2023-09-08 22:45:03下载
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  • vgachar
    VGA显示程序VHDL版本,适用于ALTERA的CPLD(VGA display program applies ALTERA CPLD)
    2012-05-31 10:35:14下载
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