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frequency-digital-phase-measuring-
低频数字式相位测量仪,数码管显示相位差,精度为0.1(Low frequency digital phase measuring instrument, digital pipe display phase difference
)
- 2011-08-10 00:45:49下载
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fpga1394
这是一段控制1394芯片的cpld的verilog程序,可以参考,在实际项目中已经采用.(This is a control chip cpld 1394 Verilog the procedures, they can refer to the actual project has been adopted.)
- 2005-03-31 16:09:51下载
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基于VHDL的LCD显示程序,包含完整的源代码,锁脚文件以及下载文件,可直接下载使用...
基于VHDL的LCD显示程序,包含完整的源代码,锁脚文件以及下载文件,可直接下载使用-VHDL based on the LCD display program, including complete source code, locking pin, as well as download files documents can be directly downloaded using
- 2022-03-17 09:10:47下载
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数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法...
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可。-NC NC divider divider design of its function is when the input given different input data, input the clock signal will have different sub-frequency ratio, NC prescaler value can be used include parallel preset counter adder design is completed, the method is to count the number of overflow bit with preset load to the input signal phase.
- 2023-04-20 16:25:03下载
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看门狗定时器
使用IEEE.STD_LOGIC_1164.ALL; - 取消对以下库声明,如果用符号或无符号值using--算术功能 - 使用IEEE.NUMERIC_STD.ALL; - 取消对以下库声明如果instantiating--任何Xilinx基元在这代码.--库UNISIM; - 使用UNISIM.VComponents.all;实体看门狗端口(SYSRST:在STD_LOGIC; SYSCLK:在STD_LOGIC; WR:在STD_LOGIC; DATAIN:在STD_LOGIC_VECTOR(7 DOWNTO0); RESETOUT:出STD_LOGIC; debugStates:出STD_LOGIC_VECTOR(1 DOWNTO0); debugDivider:出STD_LOGIC; debugFlag:出STD_LOGIC);年底看门狗,看门狗建筑行为issignal timeoutSelect:STD_LOGIC_VECTOR(1 DOWNTO0);信号timerRestart:STD_LOGIC;信号timerEnable:STD_LOGIC;组件wdtcntl端口(调试:出STD_LOGIC_VECTOR(1 DOWNTO0);系统时钟:在STD_LOGIC; SYSRST:在STD_LOGIC; WR:在STD_LOGIC; DATAIN:在STD_LOGIC_VECTOR(7 DOWNTO0);重新启动:从STD_LOGIC; timerEnb:出STD_LOGIC; timerSel:出STD_LOGIC_VECTOR(1 DOWNTO0));最终组件;组件wdt_timer端口(dbDivider:出STD_LOGIC; DBFLAG:出STD_LOGIC; SYSRST:在STD_LOGIC; SYSCLK:在STD_LOGIC;启用:在STD_LOGIC;重启:在STD_LOGIC; RESETOUT:出STD_LOGIC; timeoutSel:在STD_LOGIC_VECTOR(1 DOWNTO0 ));结束部分; begincontroller:wdtcntl端口映射(debugStates,系统时钟,SYSRST,WR,DATAIN,timerRestart,timer
- 2022-06-14 18:46:27下载
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stopwatch-based-on-VHDL
基于VHDL的电子秒表的设计,使用VHDL语言描述一个秒表电路,利用QuantusII软件进行源程序设计,编译,仿真,最后形成下载文件下载至装有FPGA芯片的实验箱,进行硬件测试,要求实现秒表功能。(Design of electronic stopwatch based on VHDL)
- 2013-11-27 15:42:41下载
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提供了100个vhdl硬件编程语言的例子,由简单到复杂
提供了100个vhdl硬件编程语言的例子,由简单到复杂-100 provides a hardware programming language VHDL examples, from simple to complex
- 2023-06-02 23:35:03下载
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设计含异步清零和同步时钟使能的加法计数器
设计含异步清零和同步时钟使能的加法计数器-Clear design with asynchronous and synchronous clock so that the adder counter
- 2023-03-27 21:05:03下载
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sp6ex15
SRAM读写测试,每秒进行一次单字节SRAM读写,使用chipscope观察时序波形(SRAM read and write test, a single byte SRAM read and write every second, using chipscope to observe the timing waveform)
- 2017-08-02 10:29:57下载
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以太网控制器Verilog源码(含有MAC,MII接口)
以太网控制器Verilog源码(含有MAC,MII接口)(Ethernet controller Verilog source code (including MAC, MII interface))
- 2017-08-18 10:32:27下载
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