-
华为 典型verilog 程序设计 大全
本源代码集合，含有华为几十例经典的功能代码，经过反复的测试可以完美运行，不会发生代码上的错误，可以放心使用，希望有需要的人可以下下来参考一下
- 2022-10-31 03:50:02下载
- 积分：1
-
手把手教你学FPGA 仿真篇
手把手教你学FPGA 仿真篇,简单实用。(Hand in hand teach you to learn FPGA simulation, simple and practical.)
- 2018-07-09 21:25:09下载
- 积分：1
-
daima
Rst是低电平有效的系统复位信号，Clk是时钟信号。AB[5：0]是地址信号，DB[7：0]是数据信号，wr是低电平有效的写信号。start是启动信号。
模块中有一个64x8的双端口的存储器。系统复位结束后，可以通过AB、DB和wr信号向同步存储器写入数据。当写入64个数据后，给出一个Clk周期宽度的脉冲信号start，则系统从存储器0地址处开始读出数据，读出的8位数据从低位开始以3位为一组，每个时钟周期输出一组，即第一个时钟周期输出[2：0]位，第二个时钟周期输出[5：3]位，第三个周期输出1地址的[0]位和0地址的[7：6]位，直至将存储器中64x8数据全部输出。若最后一组不足三位，则高位补0。
(Rst is an active-low system reset signal, Clk is a clock signal. AB [5: 0] is the address signal, DB [7: 0] is the data signal, wr write signal is active low. start is the start signal. Module in a dual port memory of 64x8. After the reset, you can write data to the synchronous memory by AB, DB and wr signals. When data is written to 64, given the width of a pulse signal Clk cycle start, the system begins to read the memory address 0, 8 data read out a low starting with three as a group, each clock outputs a set period, which is the first clock cycle of the output [2: 0] bits, the second clock cycle output [5: 3] position, the third cycle of the output of an address [0] and 0 address [7 : 6] bit, until all the data in memory 64x8 output. If the last group of less than three, the high 0s.)
- 2014-12-11 20:16:04下载
- 积分：1
-
i2c_master_top
i2c core : i2c master top
- 2012-05-23 01:17:22下载
- 积分：1
-
1_061227123744
max plus的入门与应用，适合初学者对max plus ii有一个感性的认识(max plus entry and applications, suitable for beginners to the max plus ii have a perceptual awareness of)
- 2007-11-22 09:55:10下载
- 积分：1
-
Noc
说明： credit base network on chip(network on chip (noc))
- 2020-06-19 11:40:02下载
- 积分：1
-
RotaryEncoder
基于xilinx spartan 3E开发板，通过旋转编码器实现流水灯的左右移动闪烁变换。(Based on the Xilinx Spartan 3E development board, the left and right flicker transformation of the flow lamp is realized by the rotary encoder.)
- 2018-02-05 11:37:43下载
- 积分：1
-
CPU课程设计报告
题目来源于学校的课题系统硬件综合设计，代码中有单周期CPU设计，多周期流水线CPU设计，使用的是Verilog语言，多周期的是基于MIPS架构。
- 2022-05-30 09:34:29下载
- 积分：1
-
v5_emac
以太网的FPGA程序实现以太网的FPGA程序实现以太网的FPGA程序实现(enternet verilog fpga)
- 2013-12-15 23:08:11下载
- 积分：1
-
Altera D01 内 RAM 和显示数据根据地址序列的程序
这种电路将加载 （写） 的地址内的 RAM 和显示地址的数据序列。
在读期间，我们可以触发一个中断对数据进行排序升序和显示 5 次，并返回
回读状态。
- 2022-03-24 10:16:01下载
- 积分：1
