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程序是用硬件描述语言（VHDL）实现：4×4键…
程序主要是用硬件描述语言（VHDL）实现：
4*4键盘扫描，简洁明了，通俗易懂，比较适合VHDL初学者-procedure was used in hardware description language (VHDL) to achieve : 4* 4 keyboard scan, concise, easily understood and more suitable for beginners VHDL
- 2022-01-31 18:02:15下载
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LMS_filter
这是自适应滤波器，使用verilog代码来编写的，已通过了仿真，效果很好。希望能给大家好好分享！(This adaptive filter verilog code to write, through a simulation, with good results. I hope to give a good share!)
- 2020-12-08 21:19:19下载
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DE2_115_SD_Card_Audio_Player
该代码实现了对SD 卡的读写操作，是一个较好的范例。(The code achieves access reading SD CARD based on DE-2，It is
a good example。)
- 2012-08-14 00:29:47下载
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2-ADC—单通道（DMA读取）
说明： STM32F103 ADC 通过DMA进行读取(STM32F103 ADC reads by DMA)
- 2020-08-20 15:36:26下载
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libiio-0.15
说明： ad9361 matlab驱动代码，运行此代码可在matlab中控制AD9361(AD9361 matlab driver code, running this code can control AD9361 in MATLAB)
- 2020-07-25 12:38:44下载
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Noise-cancellation
this contain the source code for noise cancellation ,which can be used in c platform.
- 2012-10-21 23:32:37下载
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用VHDL语言实现数字钟的设计
用VHDL语言实现数字钟的设计，要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1。
- 2022-10-28 10:35:04下载
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clock
Quartus II软件设计数字电子钟，使用verilog语言编写各个
模块生成symbol files，再用原理图方式制作顶层文件。
完成的功能有：能够显示时、分、秒；具有清零，调节分钟的功能；
具有整点报时功能，声响电路发出叫声；
(failed to translate)
- 2013-05-07 10:11:31下载
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HDMI_IP
说明： HDMI IP的verilog实现，vivado平台生成的IP核(Verilog implementation of HDMI IP)
- 2020-03-30 14:38:56下载
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这是我的VHDL格式的电子密码锁源程序，请站长审核啊
这是我的VHDL格式的电子密码锁源程序，请站长审核啊-This is my VHDL source code format of the electronic lock, please review ah owners
- 2022-04-12 03:07:56下载
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