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vhdl
vhdl常见小实验代码，包括二进制比较器，4选1,8421十进制，8421转化成格雷码，8421余三码，分频器，数据码译码器，二进制减计数器，四位环形计数器等(VHDL common small experiment code)
- 2020-06-24 13:00:02下载
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1-Quadrature_decoder
说明： 光栅尺FPGA调试程序，本人亲自调试保证可用(Grating ruler FPGA debugging program)
- 2019-12-31 23:23:11下载
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FSK
2FSK的matlab仿真，叠加了高斯白噪声(2FSK matlab simulation, superimposed on a Gaussian white noise)
- 2021-04-13 02:58:56下载
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本例为ADC0809接口电路VHDL程序原代码
本例为ADC0809接口电路VHDL程序原代码-The ADC0809 Interface Circuit Example for VHDL program source code
- 2022-05-19 18:28:38下载
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Synopsys 8051 IP core documentation.
Synopsys 8051 IP core documentation.
- 2022-06-26 21:44:13下载
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verilog设计点滴经验，对fpga设计人员很有好处
verilog设计点滴经验，对fpga设计人员很有好处-Experience in verilog design
- 2022-11-04 10:05:03下载
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GPS
通过UART在FPGA数码管上显示经纬度坐标的代码(By UART displayed on FPGA digital latitude and longitude coordinates of the code)
- 2015-06-22 17:14:37下载
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本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设
计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数
（N+0...
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设
计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数
（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可
通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使
用的电路，并在 ModelSim 上进行验证。 -This article describes the use of examples in the FPGA/CPLD prescaler to use VHDL to design, including the even-numbered sub-frequency, non-50 duty cycle and 50 duty cycle of the odd-numbered sub-frequency, semi-integer (N+ 0.5) sub-frequency, fractional-N, as well as scores of sub-band frequency points. All can realize through the Synplify Pro or FPGA manufacturers integrated synthesizer to form a circuit can be used and verified in the ModelSim on.
- 2022-08-24 20:51:04下载
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VHDL语言按VGA接口标准把数字图像信号转换成标准VGA格式。适合做学习试验...
VHDL语言按VGA接口标准把数字图像信号转换成标准VGA格式。适合做学习试验-VHDL by VGA interface standards, digital image signal conversion into a standard VGA format. Suitable for the pilot study
- 2022-05-08 02:59:08下载
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dct idct 编码
输入的8X8图像数据块包括在范围从0到255的整数。在DCT计算的平均值减去128从输入数据中最小的输入数据块的冗余。核心可以计算输入数据的范围128到127以及–。然后，平均值128不减。在DCT的计算，数据可以减少到重要的信息集中到少数的DCT结果，留下剩余的系数等于零。这意味着图像的能量集中 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-03-15 14:09:44下载
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