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8255参考设计VHDL源代码

于 2022-05-31 发布 文件大小:220.96 kB
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8255参考设计VHDL源代码-The sound code of 8255 reference design based on VHDL

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  • vivado2019d1license
    说明:  vivado的license ,可以用在2019.1,2019.2,在win10 64bit上已检验过.(It can used in vivado2019.1,2019.2)
    2020-03-21 17:15:21下载
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  • 用VHDL编写的串口通讯程序,包括几个不同的程序例子,也可以用verilog进行改写。...
    用VHDL编写的串口通讯程序,包括几个不同的程序例子,也可以用verilog进行改写。
    2023-09-04 22:05:02下载
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  • 提高流水线乘法器的FPGA Karatsuba AES-GCM吞吐量
    应用背景在本文中,我们提出了流水线的吞吐量的AES-GCMkaratsuab人基于有限域乘法器。与我们提出的四级子二次有限域乘法器,Ghash功能不在GCM任何瓶颈硬件系统,无论三的AES实现哪一个提高吞吐量的AES-GCM流水线Karatsuba乘法器203(基于BlockRAM SubBytes,复合场SubBytes或基于LUT的SubBytes)。这个提出的AES-GCM芯达到31gbps和39gbps Virtex4吞吐量和Virtex5,分别。实验结果表明,一个单一的现代FPGA芯片能提供超过了认证的AES-GCM 30Gbps的吞吐量,具有高性能计算领域可编程器件的优点系统。关键技术在AES-GCM的两种主要成分(高级加密标准伽罗瓦计数器模式)是一个AES引擎和一个有限域乘法器GF(2128)在通用散列函数(GHash)。因为固有的计算反馈,系统性能通常由有限的基于FPGA实现的已知域乘法器的日期。在本文中,我们目前的吞吐量优化的AES-GCM 4级流水线基于FPGA的Karatsuba-Ofman算法的有限域乘法器。关键流水线乘法器的延时然后匹配的AES实现无论BLOCKRAM SubBytes,流水线复合场SubBytes或基于LUT的字节。AES-GCM吞吐量超过30Gbps上一个单一的Xilinx Virtex芯片。实验结果表明,我们实现迄今为止最有效的AES-GCM FPGA实现。
    2022-04-10 20:58:26下载
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  • 课程设计-数字钟
    说明:  具有计时 设置时间 闹钟 秒表 功能的数字钟设计 外设矩阵键盘(Digital clock design peripheral matrix keyboard with the function of timing setting time alarm clock stopwatch)
    2020-05-18 17:11:07下载
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  • Camera-Interface-Overview
    主要讲述了数码相机MIPI接口协议说明,工作模式及信号传输原理等(Camera Interface Overview)
    2014-01-20 22:19:32下载
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  • bankorder
    说明:  银行排队系统的VHDL程序实现,可以实现排队顾客自动取号,查看前面排队人数,银行服务柜台号等。(Bank queuing system VHDL program can be achieved automatically check its customers lined up to view the queue in front of the number of its banking services, such as counters.)
    2008-11-28 15:49:49下载
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  • clock
    软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 多功能数字钟(Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Multi-function digital clock)
    2009-03-22 12:44:34下载
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  • VerilogHDL
    基于verilog convolutional coding 的卷积编码(verilog convolutional coding )
    2012-05-09 22:56:42下载
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  • ptos
    八位并行数据转换为串行数据依时钟信号串行输出(Eight bit parallel data to serial data)
    2018-05-02 19:43:25下载
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  • HwLog10
    用verilog写的,基于查表法实现的LOG10运算器,在Altera FPGA中应用。(It is a verilog design of LOG10 calculation unit, which is based on LUT arithmatic. And it is applicated in Altera FPGA.)
    2021-04-07 15:59:01下载
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