登录
首页 » VHDL » Quartus II VHDL语言8分频器计数器

Quartus II VHDL语言8分频器计数器

于 2022-06-12 发布 文件大小:6.13 MB
0 140
下载积分: 2 下载次数: 1

代码说明:

分频计数器是指对信号进行分频处理的计数器,分频分偶数和奇数分频两种。VHDL主要用于描述 数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式、描述风格以及语法是十分类似于一般的 计算机高级语言。VHDL的程序结构特点是将一项工程设计,或称设计实体(可以是一个元件,一个电路模块或一个系统)分成外部(或称可视部分,及端口)和内部(或称不可视部分),既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后,一旦其内部开发完成后,其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL 系统设计的基本点。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 一个可用的很不错的DDS 频率合成程序,用VHDL语言编写
    一个可用的很不错的DDS 频率合成程序,用VHDL语言编写-Available is a good DDS frequency synthesis procedures, using VHDL language
    2022-11-29 23:55:03下载
    积分:1
  • FIFO的Verilog程序 已在modelsim中编译通过 并且可以通过DC进行综合...
    FIFO的Verilog程序 已在modelsim中编译通过 并且可以通过DC进行综合-FIFO procedures have been in the Verilog in ModelSim compiler and can be passed through the integrated DC
    2022-03-13 00:38:40下载
    积分:1
  • 20190717 - Copy
    说明:  this describes building spi block on verilog hdl and programming them on an fpga device
    2020-06-21 21:40:02下载
    积分:1
  • timescale-1ns
    说明:  这是一款由晶振产生的脉冲控制的数字钟,可以从00:00:00到23:59:59之间进行计时。(this is a clolk controlled by continuious pulse.it can timing from 00:00:00 to 23:59:59.)
    2011-04-13 19:21:39下载
    积分:1
  • ADC0832TLC5615
    开关电源中用单片机产生可调电压控制PWM波程序,ADC0832读取输出电压(Single-chip switching power supply using adjustable voltage control PWM wave generation process, ADC0832 read the output voltage)
    2011-09-16 23:37:27下载
    积分:1
  • Beamforming
    基于FPGA的波束形成,包括ad转换,数据存储等部分。。(FPGA-based beamforming, including ad conversion, data storage and other parts. .)
    2016-04-25 11:12:30下载
    积分:1
  • 实现了简单的电子表功能,是24小时,用VHDL所编写的,quartus ii 7.2...
    实现了简单的电子表功能,是24小时,用VHDL所编写的,quartus ii 7.2-To achieve a simple spreadsheet functions, is 24 hours, using VHDL prepared, quartus ii 7.2
    2023-05-19 01:30:03下载
    积分:1
  • Verilogmanual
    VERILOG语言速查手册,与VHDL齐名的另外一硬件描述语言(verilog language manuals, and the other enjoying VHDL hardware description language 1)
    2007-03-01 13:29:04下载
    积分:1
  • RS_CC_ENC
    OFDM系统新型CC编解码的verilogHDL设计,与RS编码级联,经测试误码率性能提高(OFDM system verilogHDL new CC codec design, coding and RS cascade, tested BER performance improvement)
    2020-12-31 10:58:59下载
    积分:1
  • 8 位加法器
    有一个 8 位全加器 VHDL 代码。我测试该代码在协同,看到了这段代码的工作。
    2022-04-21 11:16:03下载
    积分:1
  • 696516资源总数
  • 106459会员总数
  • 0今日下载