登录
首页 » VHDL » ALTERA关于CCD的一些verilog程序,都通过运行无误的。

ALTERA关于CCD的一些verilog程序,都通过运行无误的。

于 2022-06-17 发布 文件大小:13.98 kB
0 120
下载积分: 2 下载次数: 1

代码说明:

ALTERA关于CCD的一些verilog程序,都通过运行无误的。-ALTERA on a number of Verilog CCD procedures, both by running unmistakable.

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 基于SPWM自治FPGA
    基于FPGA的自治型SPWM波形发生器的设计!正弦脉宽调制(SPWM)技术在以电压源逆变电路为核心的电力电子装置中有着广泛的应用,如何产生SPWM脉冲序列及其实现手段是PWM技术的关键。大家共同探讨哈!-FPGA based SPWM autonomy-based waveform generator design! Sinusoidal pulse width modulation (SPWM) technology in the voltage source inverter circuit as the core of the power electronic devices have a wide range of applications, how to generate SPWM pulse sequence and its implementation means PWM technology is the key. Kazakhstan investigate everyone!
    2023-03-04 10:10:03下载
    积分:1
  • StepMotor_CurrentLoop
    说明:  实现二项混合式步进电机的驱动,和步进电机的细分程序。(The driving of binomial hybrid stepper motor and the subdivision program of stepper motor are realized.)
    2020-06-21 02:20:01下载
    积分:1
  • gtx_aurora_zc706_clock_module
    对aurora模块时钟处理模块,实现时钟的分频等处理(Aurora module clock processing module,Clock frequency division and other processing)
    2018-01-23 09:03:31下载
    积分:1
  • FPGA development board to write the Verilog code: function is from the client co...
    FPGA开发板上写的Verilog代码: 功能是从电脑端发送一个字节,然后把它接收回来。 -FPGA development board to write the Verilog code: function is from the client computer sends a byte, and then receive it back.
    2022-03-17 03:39:34下载
    积分:1
  • FFT程序,此程序虽然耗逻辑资源很大,但是在接受数据后的第7个时钟沿就可以输出FFT变换后的数据,对要求时延较低的系统可以考虑...
    FFT程序,此程序虽然耗逻辑资源很大,但是在接受数据后的第7个时钟沿就可以输出FFT变换后的数据,对要求时延较低的系统可以考虑-FFT procedure, this procedure should not consume a lot of logic resources, but the data in the first seven clock can be output along the FFT transformed data, the requirements of time-delay system can be considered lower
    2022-05-13 18:56:56下载
    积分:1
  • lab4
    lab report for lab 4
    2019-04-17 21:17:08下载
    积分:1
  • 高级加密标准AES的FPGA实现,支持128,256密钥长度格式
    高级加密标准AES的FPGA实现,支持128,256密钥长度格式-Advanced Encryption Standard AES, FPGA implementation to support 128,256 key length format
    2022-03-25 02:47:08下载
    积分:1
  • 在quartus软件下用VHDL语言实现DDS,可产生正弦,余弦,方波,三角波以及锯齿波。
    在quartus软件下用VHDL语言实现DDS,可产生正弦,余弦,方波,三角波以及锯齿波。-In the Quartus software using VHDL language realize DDS, can generate sine, cosine, square, triangle and sawtooth waves.
    2023-01-28 08:15:03下载
    积分:1
  • RS232RefComp
    本文档介绍了通用异步收发器(UART)VHDL 组件,它可以使用,也可以与PmodRS232或与一个板上的RS232端口。一个UART 部件被用于转换串行数据为并行数据,并且并行数据为串行数据。串行 转移到UART数据被放置在一个输出总线经过了UART将其转换成并行 信息。该总线可以被用作输入到其它逻辑门阵列中。所得到的数据可 然后再次使用UART组件被送回了串行。
    2022-05-13 15:17:28下载
    积分:1
  • Calculation of square roots via ASM
    算法状态机方法是一种设计有限状态机的方法。它用来表示数字集成电路的图表。ASM图类似于状态图,但形式化程度较低,因此更易于理解。ASM图表是描述数字系统顺序操作的一种方法系统。这个这项工作的目的是通过一个用vhdl编写的算法状态机(ASM)来计算一个数的平方根的整数部分。这项工作附在用葡萄牙语编写的报告之后。
    2022-01-23 11:17:55下载
    积分:1
  • 696518资源总数
  • 106174会员总数
  • 31今日下载