网站首页

用VHDL实现一个四位十进制计数器来进行计数，并且仿真通过

于 2022-06-18 发布文件大小:571.00 B

 0  135

下载积分: 2 下载次数: 1

我要下载

代码说明：

用VHDL实现一个四位十进制计数器来进行计数，并且仿真通过-To use VHDL to achieve a 4 decimal counter to count, and the simulation through the

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

FPGA控制AG9226代码
FPGA控制AG9226进行采样的代码,并用signaltap测试了一下其正确性

2022-07-21 15:41:56下载

积分：1
juanji
FPGA的卷积编码小程序，VHDL描述，参数为2，1，7.(2,1,7 cov with VHDL.)

2010-09-24 20:28:22下载

积分：1
RISC
说明： URISC的RTL级设计，Verilog代码(Design: URISC RTL Verilog)

2019-06-16 23:07:39下载

积分：1
PCIe_Lab(ALTERA-V5PCIe)
这一设计实例深入浅出，介绍怎样产生一个Qsys子系统。您将产生一个含有以下组成的Qsys系统:在Cyclone IV GX收发器入门套件上,设计带嵌入式收发器的Gen1×1硬核IP的 PCI Express IP编译器。 (Qsys system: the Cyclone IV GX Transceiver Starter Kit, designed with embedded transceivers Gen1 × 1 hard IP PCI Express IP compiler.)

2020-12-02 18:39:25下载

积分：1
usb控制器，有VHDL实现的，还有C++的源码，可以编译
usb控制器，有VHDL实现的，还有C++的源码，可以编译-usb controller, there is the realization of VHDL, as well as C++ source code can be compiled

2022-03-31 17:48:55下载

积分：1
cycle_measure
测量周期,此程序已经在EP2C板子上成功实现(mesure cycle)

2013-08-29 16:09:17下载

积分：1
iic
iic 总线 verilog 源代码标准i2c总线，有sda scl 时钟，频率自定(IIC bus standard Verilog source code i2c bus, has sda scl clock, the frequency of self-)

2007-10-24 17:52:33下载

积分：1
watch
数字钟，简单的数电应用，电子表源程序，常用也使用-watch

2022-04-18 14:17:50下载

积分：1
ideal_6pulse
理想三相转单相基于 spwm 的逆变器，可调(Ideal three-phase switch to a single the phase based spwm inverter)

2012-11-04 21:15:32下载

积分：1
PRBS
代码是伪随机数生成和检测的模块，用于通信行业的FPGA编程。包括VHDL和Verilog两种语言的版本。用于做接口测试。(This module generates or check a PRBS pattern.)

2021-05-08 11:58:35下载

积分：1

696518资源总数
106174会员总数
31今日下载

用VHDL实现一个四位十进制计数器来进行计数，并且仿真通过

0 个回复

热门标签

热门下载