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FPGA
无线通信FPGA实现的代码 有matlab和verilog(FPGA implementation of wireless communication code matlab and verilog)
- 2012-09-17 10:39:40下载
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SignalTap-II-instruction
对于学习FPGA的同学来说仿真是必不可少的流程 但是仿真的方法signal tap是必须掌握的(For students learning FPGA simulation is an essential process but the simulation method tap signal is a must)
- 2016-04-18 16:28:51下载
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sm4
VHDL实现国家SM4加密算法（ECB）模式 (VHDL to achieve national SM4 encryption algorithm (ECB) mode)
- 2020-08-12 06:58:26下载
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abcd
数字频率测量器，脉宽测量器。可测量多种频率波形的脉宽。(Digital frequency measurement device, pulse width measurement device. Measurement of the waveform of frequency pulse width)
- 2011-12-09 13:40:49下载
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Xilinx ISE数字钟
微机原理实验，数字钟，基于Basys 2开发板，使用ISE编程
- 2022-02-09 12:40:19下载
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ahb_slave 在先进的单片机总线体系结构
AHB 总线从控响应由总线主控在系统内发起的转让。从控使用HSELx从解码器的选择信号来确定当应对总线转换。所有其他信号所需的传输，如地址和控制信息，将会生成由总线主控。
- 2022-03-26 01:54:22下载
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FIFO的verilog程序
动画电影好的颠覆活动符合大喊大吼，道光皇帝繁华的大喊大吼，给对方互动活动芳华虚度和。电饭锅很多新的，都会给读后心得黑灯瞎火大学，得到优惠电信用户读后心得颠覆活动消化道，颠覆活动符合东西方呼吸道，东方红乡读后心得银行信贷参加。
- 2022-01-24 09:57:06下载
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Sdram 控制器
在 verilog 代码 sdram 控制器.
在 first.rar--
matlab 代码是在 first.rar
为接收器分布给出了在 MATLAB 文件 clockTreeAssignment.m 中找到零偏差时钟直线树。
发现从根源到汇的延迟 （时钟延迟）。使用埃尔莫尔延迟-model(i.e no need to do SPICE simulation)
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- 2022-07-04 18:19:05下载
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clock
Quartus II软件设计数字电子钟，使用verilog语言编写各个
模块生成symbol files，再用原理图方式制作顶层文件。
完成的功能有：能够显示时、分、秒；具有清零，调节分钟的功能；
具有整点报时功能，声响电路发出叫声；
(failed to translate)
- 2013-05-07 10:11:31下载
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充分验证的iic
充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。
- 2022-04-18 13:14:21下载
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