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uart
串口通信通用模块，FPGA Verilog语言 ise，vivado环境(uart,FPGA Verilog, ise,vivado)
- 2020-06-22 07:20:01下载
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MUX
Multipleksor
3 to 1 - 3x1bit in, 1x1bit out
- 2013-09-18 16:21:25下载
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rs(7,3)verilog编码
实现方法大同小异，这个亲测仿真无误,内含有全部quartursII文件
- 2022-02-15 21:08:59下载
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verilog 写的SPI flash 模型
ST公司的M25Pxx SPI flash memory的verilog仿真模型，该模型准确地描述了SPI flash memory的行为，包括读，写，擦除等操作，可以用来挂在带有SPI接口的soc外部，方便验证SPI接口。
- 2023-02-08 05:45:03下载
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chuankou_huihuan
说明： FPGA与PC端实现串口数据的收发，先从PC端接收数据，然后发回给电脑，可通过串口助手验证。(The serial port data is sent and received between the FPGA and the PC. First, the data is received from the PC, and then sent back to the computer. It can be verified by the serial port assistant.)
- 2020-06-16 10:20:01下载
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mul_ser12
本源码是用Verilog编写的12位移位相加乘法器的设计源码，开发软件为MAX+PLUS，已经测试通过。(The Verilog source code is written in the sum of 12-bit shift multiplier design source code, developing software for the MAX+ PLUS, has been tested.)
- 2011-05-31 14:19:30下载
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spi_test
基于fpga的spi通信测试 可与stm32进行spi通信测试(SPI communication test based on FPGA can test SPI communication with stm32)
- 2020-06-20 21:00:01下载
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bignum
a big number class and a calculator using the class
- 2012-12-25 10:14:31下载
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FPGA_homewrk4
设计一个能求出一个32bit字中两个相邻0之间最大间隙的电路。完成HDL设计及testbench描述，给出综合后的时序仿真结果。提交纸质文档。(Design a circuit that can find the maximum gap between two adjacent 0 in a 32bit word. The HDL design and testbench description are completed, and the result of comprehensive simulation is given. Submit paper documents.)
- 2018-05-07 17:54:12下载
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FPGA 的数字闹钟
这个项目旨在在 FPGA 上实现数字闹钟的功能。尽快 FPGA 打开时，时钟就开始了。可以使用 FPGA 板上提供 dip 开关设置报警。通过相应的 dip 开关指示灯表明了这一点。计数器保持工作，一旦报警消除，像声音放大通过扬声器蜂鸣器。 该项目是充分的。享受它吧 ！
- 2022-03-10 12:26:41下载
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