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11_sdi1in_hdmi_out_proc
FPGA SDI 输入，HDMI输出例程(FPGA SDI_IN,HDMI_OUT)
- 2018-07-25 16:30:52下载
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使用VHDL在CPLD上设计UART的一个项目
使用VHDL在CPLD上设计UART的一个项目-VHDL design UART
- 2023-05-10 12:20:04下载
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基于Verilog代码简单
simple code based on verilog
shifter , cla ,clg
- 2023-09-01 00:50:02下载
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this come from alter ,you can look and find it on line about jtag.
this come from alter ,you can look and find it on line about jtag.
- 2022-04-26 20:24:26下载
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CC
说明： quartus 的一个实例,希望对刚刚学习quartus 的人有点帮助(Quartus an example, in the hope that people just learning a little help Quartus)
- 2008-04-09 14:41:36下载
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VERILOG-CAR-TEST
基于FPGA的Verilog语言的智能小车，已经经过测试。(FPGA-based smart car Verilog language, and has been tested.)
- 2020-11-26 19:39:32下载
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FIR滤波器高达128倍
FIR filter up to 128x
- 2022-03-18 11:25:20下载
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Vhdl 语言中 16 位时间域卷积
卷积是在数字信号处理的常见操作。在此项目中，我创建了自定义电路利用大量的并行机制以提高性能与微处理器相比在 Nallatech 主板上实施。卷积将作为输入信号和 kernell 输出是另一个信号，输出信号的每个元素在哪里乘以内核的与输入信号的相应元素的所有元素组成的产品的总和。16 位无符号整数操作使用、 FPGA 将在 SRAM 中存储的输入的信号并将读取在内核中通过内存映射。
- 2023-04-06 14:45:04下载
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VHDL USB2.0接口源码,内有说明,详细.
VHDL USB2.0接口源码,内有说明,详细.-VHDL USB2.0 interface source code, which is described in detail.
- 2022-04-29 19:53:42下载
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FPGA_Timing_Constraints_byCamp
简要地说明时序约束的内容，对入门级的朋友相当起到引导的作用(Briefly describes the content of timing constraints on entry-level friends rather play a guiding role)
- 2013-10-30 23:20:53下载
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