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QUARTUS-II
Quartus ii 入门基础 仅针对初学者 望各位童鞋们指导 呵呵 (Quartus ii entry basis only for beginners looking to guide their children' s shoes Oh you)
- 2011-08-01 22:13:25下载
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multi16
有符号16位乘法器。经典booth编码。拓扑结构为wallance树。加法器类型是进位选择加法器。(Number system: 2 s complement
Multiplicand length: 16
Multiplier length: 16
Partial product generation: PPG with Radix-4 modified Booth recoding
Partial product accumulation: Wallace tree
Final stage addition: Carry select adder
)
- 2013-01-01 14:13:58下载
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eluosi_game
使用Quartus II 9.1完成俄罗斯方块游戏，只要使用有VGA和键盘接口的FPGA开发板就行实现。操作简单，使用的是VHDL和Verilog语言(Use the Quartus II 9.1 to complete the tetris game, as long as you use a VGA and keyboard interface implementation of FPGA development board. The operation is simple, the use of VHDL and the Verilog language)
- 2020-11-06 12:49:49下载
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Design and Implementation of the SNMP Agents
A programming language that can decode alpha numeric
- 2018-12-06 10:15:01下载
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verilog 典型电路设计包含各种常用电路的源码和详细的解释，适合新手使用(Verilog typical circuit design includes a variety of commonly used circuit source code and detailed explanations, suitable for beginners to use
)
- 2014-03-19 10:48:41下载
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OV7670_VGA_OK
说明： 基于ESS303开发板的OV7670_VGA拍照功能实现(Implementation of OV7670_VGA camera function based on ESS303 development board)
- 2020-06-25 09:00:01下载
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binary_adder_subtractor
binary adder / subtracter in vhdl
- 2012-12-10 14:54:57下载
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Final_final_test
五级流水CPU设计
流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)
- 2020-10-18 16:07:26下载
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基于FPGA的数字时钟设计
基于FPGA的数字时钟设计，通过lcd1602显示时钟，时钟可调节，主要针对学习用FPGA来驱动lcd1602显示，以及学习verilog硬件描述语言。
- 2022-02-12 03:20:21下载
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ff_const_mul
说明： 常系数有限域乘法器，verilog DHL源码(Constant coefficient finite field multiplier, verilog DHL source)
- 2011-02-19 21:09:36下载
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