登录
首页 » Verilog » 3 位到 4 位解码器

3 位到 4 位解码器

于 2022-06-29 发布 文件大小:1.02 kB
0 119
下载积分: 2 下载次数: 1

代码说明:

此程序将解码 3 位二进制值为自我过渡活动较少的 4 位值。 这是执行 IEEE 文件来解压缩 VLSI 互连线上的数据。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • uart code dsdlab with my clock code
    uart代码dsdlab与我的时钟代码.it是一个用于实现uart设计的verilog代码代码。这个是数字系统设计实验室的实践。
    2022-09-14 16:00:03下载
    积分:1
  • 基于FPGA的UART功能实现
    基于FPGA的UART功能实现,包含四个模块,波特率产生,顶层,发送和产生模块。
    2023-09-08 04:55:04下载
    积分:1
  • 680605rece_7E
    hdlc协议的相关程序,用verilog语言编写,供大家交流学习(hdlc protocol procedures using Verilog language for the exchange of learning)
    2013-01-18 00:53:58下载
    积分:1
  • nios设计教程
    包含大量nios开发源码,包含详细的实验步骤和verilog代码,以及怎样用quartus和nios联合开发soc系统,
    2022-09-08 05:15:02下载
    积分:1
  • 512位RSA加密处理器模块,采用verilog语言设计
    使用verilog语言设计的512位RSA加密处理器代码,保护测试模块。 设计的代码简单易懂,适合学习FPGA的新手查阅。 代码已经经过FPGA板上测试通过,保证可以运行。
    2022-11-15 07:00:03下载
    积分:1
  • 本代码实现apb总线传输
    本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证,代码注释全面,简单易懂。本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证,代码注释全面,简单易懂。本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证,代码注释全面,简单易懂。
    2022-05-05 19:48:12下载
    积分:1
  • 分数时延FIR
    说明:  分数时延FIR滤波器FPGA设计的相关资料及软件无线电实验平台MFSS6842使用说明(Fractional delay FIR filter FPGA design related information and software radio experimental platform MFSS6842 instructions)
    2019-11-18 22:45:35下载
    积分:1
  • ptos
    八位并行数据转换为串行数据依时钟信号串行输出(Eight bit parallel data to serial data)
    2018-05-02 19:43:25下载
    积分:1
  • FPGA 全数字化实现信号发生器
    FPGA 全数字化实现信号发生器,产生正弦、三角、方波;幅值频率可调
    2022-04-06 14:39:16下载
    积分:1
  • 变采样滤波器的FPGA实现(25M<-->30.72M变采样)
    已经应用到USRP N210中,实现的部分是25M-->30.72M的变采样,以适应LTE协议对物理层的要求,代码已经仿真验证,并且在USRP的板子中实现(XIlinx)
    2022-08-20 05:07:27下载
    积分:1
  • 696518资源总数
  • 105949会员总数
  • 22今日下载