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DDS_DAC_Output
本工程使用A7系列FPGA产生DDS，用DAC0832进行正弦电压输出(In this project, A7 series FPGA is used to generate DDS, and DAC0832 is used for sinusoidal voltage output)
- 2019-05-06 10:05:10下载
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CameraLink_Oserdes2_test
40M时钟输入经过iserdes倍频到960M(input 40M o clock and output 960M )
- 2014-02-25 14:06:38下载
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verilog-montgomery-RSA
基于Montgoery 算法的RSA,FPGA verilog 实现，有测试文件(Based on Montgoery algorithm for RSA,FPGA verilog implementation，bench file)
- 2021-04-27 20:28:44下载
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selfmade UART HDL code
用veriloghdl编写的自制UART。在modelsim下
- 2022-02-06 08:15:25下载
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usbhostslave
说明： USB主机和设备的verilog代码，实现了USB1.1协议规范的要求(USB host and equipment Verilog code to achieve the USB 1.1 protocol specification requirements)
- 2005-09-13 11:34:09下载
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VCS_labs
说明： EDA软件VCS学习中用到的实际例子，都已经通过调试验证(Practical examples used in the learning of EDA software VCS have been verified by experiments.)
- 2019-04-29 11:45:52下载
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divider
verilog HDL编写的浮点除法器，编译通过，可综合。压缩包包含三个文件。(verilog HDL write floating-point divider, compile, can be integrated. Archive contains three files.)
- 2011-08-29 09:12:21下载
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Verilog-learning-experience
初学学习verilog的经验，可以帮助新手以正确的思维方式，学习方法学习。(Verilog learning experience)
- 2013-09-30 09:51:04下载
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vey2v585
该代码实现了俄罗斯方块旋转，左右移动，快速下降，计分和VGA显示等基本功能(This code realizes the basic functions of Russian square rotation, left-right movement, rapid decline, scoring and VGA display.)
- 2020-06-17 19:00:01下载
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32位D触发器
D触发器是最简单，最常用，最具代表性的时序元件，它是现代数字系统设计中最基本的底层时序单元，甚至是ASIC设计的标准单元。JK和T触发器都由D触发器构建而来。D触发器的描述包含了Verilog对时序电路的最基本和典型的表达方式，同时也包含了Verilog许多最具特色的语言现象。
- 2022-08-17 11:15:02下载
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