登录
首页 » VHDL » 自已写的一个16X16的乘法器,速度比较慢。初学者练习练习!

自已写的一个16X16的乘法器,速度比较慢。初学者练习练习!

于 2022-07-02 发布 文件大小:1.98 kB
0 127
下载积分: 2 下载次数: 1

代码说明:

自已写的一个16X16的乘法器,速度比较慢。初学者练习练习!-own writing an audio Multiplier, speed is relatively slow. Beginners practice practice!

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • HUAWEI_FPGA
    华为内部资料,华为FPGA全套资料,包括华为的专利设计(Internal information Huawei Huawei FPGA complete information, including Huawei' s patented design)
    2020-12-21 18:19:08下载
    积分:1
  • 基于FPGA的VHDL可以产生不同的音调,象音乐一样
    基于FPGA的VHDL可以产生不同的音调,象音乐一样-based FPGA VHDL can produce different tones, like the same music
    2022-12-09 14:55:02下载
    积分:1
  • PN_GEN
    说明:  一个PN序列发生器,大M序列,供参考学习,(A PN sequence generator, the M series, for reference study,)
    2008-10-20 13:46:45下载
    积分:1
  • RS_Encode_Decode
    RS(255,223)编解码算法。verilogHDL代码实现,在XILINX的芯片上得到验证。不包含任何IP核,方便移植到任何FPGA芯片。(RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to transplant to any FPGA chip.)
    2016-01-21 12:07:34下载
    积分:1
  • coasess.tar
    register file in vhdl and alu
    2009-12-24 15:03:08下载
    积分:1
  • 介绍列昂2微处理器
    Inroduce the LEON 2 microprocessor
    2022-09-20 12:25:02下载
    积分:1
  • apb_spi
    Simple SPI interface realization on Verilog HDL with parameterized FIFO and APB interface
    2021-04-06 16:19:02下载
    积分:1
  • world clock
    世界时钟,最简单的vhdl的fpga设计,是vhdl语言的入门级,jigon供参考娱乐
    2022-01-28 20:54:25下载
    积分:1
  • 8051 verilog achieve, enclosing testbench, c language debugging procedures
    8051的verilog实现,内附testbench,c语言调试程序-8051 verilog achieve, enclosing testbench, c language debugging procedures
    2022-10-21 05:35:03下载
    积分:1
  • fpga
    简易数字存储示波器verilog源代码 经过EP2C8Q208C8验证(Simple digital storage oscilloscope verilog source code has been verified EP2C8Q208C8)
    2013-07-16 13:04:03下载
    积分:1
  • 696518资源总数
  • 105549会员总数
  • 12今日下载