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多功能数字钟

于 2022-07-08 发布 文件大小:1.02 MB
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代码说明:

闹钟设计模块引用分、秒、小时模块,并且为了能够对闹钟实现12小时设置,而且表示上下午的灯、设置的闹钟时间与原时钟互不影响,另外对上述三个模块进行了复制和修改。包括顶层模块,60进制计数器(6进制和10进制),24进制计数器(12进制),分频器 1.基本功能     ——能显示小时、分钟、秒     ——能调整小时分钟时间     2.提高要求     ——设置任意闹钟     ——12小时和24小时任意切换     ——整点报时

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  • 基于Xilinx的分频器设计
    很简单的一个分频器设计,不过不光是分频器,里面还加入了一些其他功能,e.g.七段译码管,138译码器等元素
    2023-03-06 03:10:03下载
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  • FPGA双口RAM的Verilog代码实现
    本程序是本人按照教程一步一步生成的,内部有textbench可以进行仿真验证。
    2022-03-20 22:15:54下载
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  • pll
    fpga配置锁相环完整程序,使用quartus IP核,Verilog语言。(FPGA configuration PLL complete program, Verilog language.)
    2020-06-20 17:00:01下载
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    应用背景 可用于FIR滤波器的设计,移植性强。现在有代码是根据xilinx V4的硬件做的。可很方便的进行小的改动,去适应其它公司或版本的硬件IP核。不做改动也没问题。应该不用综合到IP core以外的逻辑中去。 关键技术 完全与xilinx的V4的DSP48硬件资料相同,比用IP generate产生的IPcore的好处就是可以随便换到其它芯片的代码中,甚至是altera的芯片中,也能编译通过。并且,对于乘法累加器不了解的筒子可以做个参考!
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  • fwwallace
    wallace tree multiplier in verrilog
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  • qsys-niosii-triple-speed-ethernet-3c120-v10-1
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    2023-09-07 11:45:04下载
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    用verilog实现ldpc最小和译码算法(This code is for the decode of MS-algorithm based on LDPC.)
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