-
clo
实现时分秒的计数和校正实现时分秒的计数和校正(Realized and correction of minutes and seconds count)
- 2009-12-21 22:52:39下载
- 积分：1
-
SDI HDMI 视频转换器和发射机
本项目接收高清 sdi 广播的视频，并将其转换为 HDMI 接口的显示器上显示。
这个项目只需要 20 位的视频数据和从它和使用标志首先 YCbCr 视频数据转换为 RGB 数据，然后编码到 HDMI 提取时间标志。
本模块需要 74.25 MHz 的时钟。
- 2022-07-21 06:21:42下载
- 积分：1
-
用verilog写的cpld的各种分频程序，希望大家指正，谢谢！
用verilog写的cpld的各种分频程序，希望大家指正，谢谢！-using Verilog cpld written by the various sub-frequency procedures in the hope that we stand corrected, thank you!
- 2023-01-20 06:35:04下载
- 积分：1
-
uart
UART串口的verilog源代码，完全正确...........(UART serial Verilog source code, completely correct ...........)
- 2009-03-02 14:44:16下载
- 积分：1
-
该程序实现的是10进制的计数器，具有置位复位的功能。
该程序实现的是10进制的计数器，具有置位复位的功能。-the program is the band of 10 counters, with the home-reset function.
- 2022-02-25 09:51:44下载
- 积分：1
-
作为一个简明的教程，主要宗旨是让初学者快速地了解FPGA/SOPC（可编程片上系统）开发的流程。...
作为一个简明的教程，主要宗旨是让初学者快速地了解FPGA/SOPC（可编程片上系统）开发的流程。-As a simple tutorial, the main purpose is to enable beginners to understand Express FPGA/SOPC (system on programmable chip) development process.
- 2022-02-05 10:08:14下载
- 积分：1
-
MCU_V_PWM_16bit
单片机通过总线，将占空比和频率送到CPLD/FPGA中，并控制PWM输出.采用Verilog HDL语言编写。(Microcontroller by bus, the duty cycle and frequency sent to the CPLD/FPGA in, and control the PWM output. Using Verilog HDL language.)
- 2020-10-29 09:19:57下载
- 积分：1
-
TimeGen3
能够绘制数字电路的时序图，是fpga工程师时序设计和分析的神器(for digital circuit timming design and analysis)
- 2017-12-27 19:34:23下载
- 积分：1
-
华为经典FPGA设计全套入门技巧
华为FPGA设计全套资料，学习FPGA的朋友可以下载看看。(Huawei FPGA design a full set of materials, friends learning FPGA can download and see.)
- 2019-04-02 13:54:48下载
- 积分：1
-
整个工程代码
掌握SDRAM数据读写、刷新、初始化以及FPGA串口收发时序，熟练FIFO IP核的生成和调用。(Master SDRAM data read and write, refresh, initialization and the timing of sending and receiving of the serial port of the FPGA, skilled in the generation and invocation of the FIFO IP core.)
- 2019-01-21 17:21:27下载
- 积分：1
