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analogue-digi-ana-converter
design and implementation of a format conversion system on the Altera NIOS board(QUARTUS) which reads an analogue input, converts it into digital data, and then does the reverse conversion back into analogue format. This will be done by taking an analogue an analogue input using SPI MCP3202 12-Bit A/D converter to generate the digital data stream and then the digital data will be used to generate an analogue output using Analog Devices 8-bit SPI AD7303 D/A converter.
- 2009-08-04 21:23:05下载
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EDA-traffic-lights-control-system
EDA的交通信号灯的控制系统的程序,设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。(EDA traffic lights control system procedures)
- 2013-04-18 20:09:42下载
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HDB3
HDB3码在matlab中的仿真，包括原始码、AMI码及HDB码的相关仿真图形(HDB simulink in matlab)
- 2020-07-04 19:40:02下载
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Camera-Interface-Overview
主要讲述了数码相机MIPI接口协议说明，工作模式及信号传输原理等(Camera Interface Overview)
- 2014-01-20 22:19:32下载
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color_bar
彩条产生程序。。。。720p需添加74.25M时钟(colorbar generation. need 74.25mhz clock if 720p gen)
- 2020-06-22 06:20:01下载
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5-15
用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特(Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits)
- 2013-04-18 22:58:05下载
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一种新的FPGA实现AES-128采用降低残留素数的S盒
应用背景在本文中，我们提出了一种新的FPGAAES的S盒的利用高性能的实现减少素数的残留。这个该设计在Xilinx Virtex-5实现xc5vlx50 FPGA器件。目的是使用一种新的基于查找表的条目集渣盒素数。减少残留素S盒数量增加了更多的混乱，AES的整个过程算法，使其更复杂，并提供进一步抵抗攻击。我们的实现达到了3.09 Gbps的吞吐量，共采用了1745片一个Virtex-5 FPGA。关键技术AES的应用减少了素数剩余的设计基于S盒是用VHDL语言实现一个Xilinx Virtex-5 xc5vlx50（包：ffg676，速度等级：3）使用FPGA设计工具ISE 9.2i。表4FPGA实现结果表明AES减少残留的素数的S盒。它介绍了Xilinx公司的FPGA器件选择的目标，加密吞吐量实现，定时报告和整体设备利用率。
- 2022-02-02 18:37:31下载
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16bit-multiplier
实现verilog16位乘法器，verilog新手(achieve 16-bit multiplier)
- 2021-04-01 21:09:08下载
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dct
基于FPGA的图像压缩算法程序，自己写的，可以参考一下(FPGA-based image compression algorithm, write your own, you can refer to)
- 2011-10-23 00:54:17下载
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filter-design
MBD-FPGA数字滤波器设计基本流程,基于DSP builder(MBD-FPGA basic process of digital filter design)
- 2020-12-02 20:39:26下载
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