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verilog实现自动售货机
说明： 能实现输入0.5 1 5块钱的累加，然后对应购买的商品价格进行比较，显示找的钱数或错误灯(MY English is very good)
- 2019-01-09 13:35:02下载
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一个以太网卡的硬件描述，可以参考进行设计网卡芯片。
一个以太网卡的硬件描述，可以参考进行设计网卡芯片。-an Ethernet card hardware description, reference card chip design.
- 2023-08-18 05:00:03下载
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cmos-Digital-design
The deep lecture notes for basic digital system for cmos design
- 2012-07-29 17:51:26下载
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四VHDL模块的家庭，已经过测试，在ISE8.1通过
四位全家器的VHDL语言模块，已经在ISE8.1上经过测试通过-family of four VHDL modules, has been tested on ISE8.1 through
- 2022-03-21 16:25:17下载
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uart-for-fpga
Simple UART for FPGA is UART (Universal Asynchronous Receiver & Transmitter) controller for serial communication with an FPGA. The UART controller was implemented using VHDL 93 and is applicable to any FPGA.
Simple UART for FPGA requires: 1 start bit, 8 data bits, 1 stop bit!
The UART controller was simulated and tested in hardware.
- 2020-06-24 22:00:02下载
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cpu
用全加器设计8位运算器逻辑电路图
2、根据逻辑电路用 VHDL编程实现
3、调试编译通过后，仿真
(this file can help you learn the design of cpu)
- 2010-01-05 09:56:11下载
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a
说明： 用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写(verilog ise divider)
- 2013-07-21 15:03:31下载
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本例是一个6层电梯的控制系统,VHDL原程序,状态机,控制器
本例是一个6层电梯的控制系统,VHDL原程序,状态机,控制器-This case is a 6-storey elevator control system, VHDL original procedures, state machine, controller
- 2022-08-13 12:10:03下载
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一个用VHDL完成的8位数显的16进制的频率计
一个用VHDL完成的8位数显的16进制的频率计-a VHDL completed 8 of 16 significant median band of frequency meter
- 2022-01-31 16:47:07下载
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zidongshouhuoji
使用VHDL语言实现的一个自动售货机的程序。适合VHDL初学者使用。(VHDL language using a vending machine program. VHDL suitable for beginners.)
- 2011-04-29 21:28:00下载
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