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AD7938controllor-VHDL
说明： VHDL语言的有限状态机法控制8位/12位自动转换通道模数转换器AD7938(VHDL, FSM method to control 8-bit/12-bit ADC AD7938 auto-conversion channel)
- 2011-04-12 11:21:55下载
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m_ca7
verilog编写的基于CA算法的m序列发生器，其中验证了多种CA系数来实现m序列。(CA-based algorithm written in verilog m-sequence generator, which verify the CA factor to achieve a variety of m-sequence.)
- 2011-10-26 14:33:59下载
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avaloncsequencer
a sequence generator
- 2009-07-27 20:59:09下载
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Nios-II
niosII的ip核的实现原理讲解，讲解的非常详细。(niosII ip nuclear realization of the principle of explanation, to explain in great detail.)
- 2011-11-03 20:54:13下载
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音频信号分析仪的FPGA源码
音频信号先经过由运放和电阻组成的50Ohm阻抗匹配电路以满足输入阻抗50 Ohm的系统要求，这样方便信号功率的计算。为了保证所处理的信号被不失真的采样，信号还要通过截止频率为10Khz的抗混叠低通滤波器。最后为了AD能正确的采样，信号还要通过信号抬高电路。
经过12位A/D转换芯片MAX144转换后的数字信号经由基于FPGA的NIOSII处理器进行FFT变换和处理，分析各个频率点的功率值，并将这些值显示在LCD上。
该源代码就是fft变换的源代码
- 2023-07-28 02:35:05下载
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utmi
介绍USB PHY接口中的UTMI接口，
对使用Verilog进行USB接口编程具有帮助。(This paper introduces UTMI interface in USB PHY interface.
It is helpful for programming USB interface with Verilog.)
- 2021-03-17 21:39:21下载
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FPGA下PWM的Verilog 源码，含目标程序，可直接下载使用，可用在电机控制中...
FPGA下PWM的Verilog 源码，含目标程序，可直接下载使用，可用在电机控制中-FPGA in Verilog source code under the PWM, including the target program, can be directly downloaded to use, can be used in motor control in
- 2022-07-04 10:40:23下载
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VHDL language used to achieve a display hours, minutes and seconds of the clock:...
用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选，12小时制时有上下午指示；当计时到预定时间（此时间可手动设置）时，扬声器发出闹铃信号，闹铃时间为10秒，可提前终止闹铃。-VHDL language used to achieve a display hours, minutes and seconds of the clock: when can be manually corrected and points 12 hours, optional 24-hour time system, 12-hour on the afternoon of instructions from time to time when the time to the scheduled time (This time can be manually set), the speaker sent alarm signals, alarm time was 10 seconds, the alarm can be terminated prematurely.
- 2022-04-27 22:51:31下载
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tb_modular
说明： Matlab to hdl code for Least_square testbench
- 2020-06-17 12:20:02下载
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ASKMod
ASK调制信号的verilog VHL设计，在ise中实现了ASK信号的调制解调。(ASK modulation signal verilog VHL design, in ise to achieve the ASK signal modulation and demodulation.)
- 2017-04-17 10:46:19下载
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