登录
首页 » VHDL » verilog支持noise噪声的端口port

verilog支持noise噪声的端口port

于 2022-07-25 发布 文件大小:1.31 kB
0 114
下载积分: 2 下载次数: 1

代码说明:

verilog支持noise噪声的端口port, 可以用于仿真运行. 评估噪声影响 Verilog port that supports noise and can be used for simulation run. Evaluate noise effects

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • vhdl
    vhdl
    2022-06-20 13:51:22下载
    积分:1
  • K9HCG08U1D K9PDG08U5D K9LBG08U0D K9MDG08U5D 三星 4G 8G 16G nand资料
    K9HCG08U1D K9PDG08U5D K9LBG08U0D K9MDG08U5D 三星 4G 8G 16G nand资料-K9HCG08U1D K9PDG08U5D K9LBG08U0D K9MDG08U5D Samsung 4G 8G 16G nand datasheet
    2022-01-28 16:21:35下载
    积分:1
  • clock
    说明:  there's a clock divider for DE2 altra board clock (50MHz)
    2017-07-29 23:46:29下载
    积分:1
  • PCI_arbi
    PCI arbi verilog source code
    2009-03-29 18:04:41下载
    积分:1
  • n_bit_paralleLoadShiftRegJK
    n_bit_paralleLoadShiftRegJK
    2017-11-17 17:27:49下载
    积分:1
  • 在 VHDL 乒乓 P 楚方法之后写的定时器模块
    这是一个简单的定时器模块使用计数器
    2022-03-06 05:59:32下载
    积分:1
  • 键盘输入串口输出显示字符,通过串口显示键盘输入的字符
    键盘输入串口输出显示字符,通过串口显示键盘输入的字符-Keyboard input serial output display characters, the keyboard input through serial display characters
    2022-04-13 11:20:18下载
    积分:1
  • iic
    iic 总线 verilog 源代码 标准i2c总线, 有sda scl 时钟,频率自定(IIC bus standard Verilog source code i2c bus, has sda scl clock, the frequency of self-)
    2007-10-24 17:52:33下载
    积分:1
  • 两个加法器和乘法器与并行处理的使用…
    利用两个加法器和两个乘法器一起并行处理来实现
    2022-05-28 05:02:29下载
    积分:1
  • code
    其中两个项目自己做的:一个是雷达模拟跟踪,基于FPGA/CPLD的,里面包含了PCB和VHDL码,还有一个是SDIO的驱动程序(包括PCB原理图,SDIO协议方面的资料还有就是源码,这项目可用),还有一些嵌入式方面的资料,如TCP/IP协议栈的实现,FPGA的一些仿真实例(Two of the projects themselves to do: a tracking radar simulator is based on FPGA/CPLD)
    2007-10-17 16:54:10下载
    积分:1
  • 696518资源总数
  • 105895会员总数
  • 18今日下载