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Quartus a complete design examples, examples from installation to completion, th...

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代码说明：

quartus一个完整的设计例子,从安装到实例完成，仿真等全过程，适合从0开始的初学者-Quartus a complete design examples, examples from installation to completion, the entire process of simulation, etc., suitable for the beginner to start from 0

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rtl
SPI verilog RTL code

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rs_encoder
说明：适应多个模式的rs编码，Verilog，选择对应的多项式(RS coding adapted to multiple modes.)

2020-06-16 04:40:02下载

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leading-zero
对于32位寄存器前导零个数的计数，一个简单的程序(32 registers a leading zero number of counts, a simple procedure)

2012-06-05 16:41:11下载

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DDR (double rate) SDRAM controller reference design Verilog code, can be directl...
DDR（双速率）SDRAM控制器参考设计verilog代码，可以直接用的，很好的-DDR (double rate) SDRAM controller reference design Verilog code, can be directly used, very good

2022-11-05 09:15:03下载

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ECHO_DE2
Very good info. for RS-232 echo VHDL code .

2008-05-31 00:41:53下载

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verilog 写的多功能数字钟-verilog to write multi-functional digital clock

2023-03-18 14:30:04下载

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adc7606
给FPGA程序，使之产生信号，驱动AD7606读取数据，并行模式。(give FPGA signal to read AD7606)

2021-03-29 21:39:10下载

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Verilog-classic-tutorial
Verilog经典教程，非常好的资料！值得一看！(Classic Verilog tutorials, very good information! Worth a visit!)

2012-11-12 09:32:53下载

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FPGASquare-RootRaised-CosineFilter
数字通信系统中, 基带信号的频谱一般较宽, 因此传递前需对信号进行成形处理, 以改善其频谱特性,使得在消除码间干扰与达到最佳检测接收的前提下,提高信道的频带利用率。目前,数字系统中常使用的波形成形滤波器有平方根升余弦滤波器、高斯滤波器等。设计方法有卷积法或查表法, 其中: 卷积法的实现,需要消耗大量的乘法器与加法器,以构成具有一定延时的流水线结构。为降低硬件消耗,文献提出了一种分(FPGA Implementation of Square Root Raised Cosine Pulse Shaping Filter)

2011-05-04 21:23:36下载

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PID
说明：利用Verilog语言实现PID增量式控制，输出占空比(Using Verilog language to realize PID incremental control and output duty cycle)

2020-04-24 10:06:59下载

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