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Verilog 的展位乘数

于 2022-07-26 发布 文件大小:236.88 kB
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代码说明:

我们要提出新的 SRAM bitcell 以较少的功率消耗,读稳定性、 面积小于现有的施密特触发器基于 SRAM 和其他现有的设计,通过新的设计相结合的虚拟接地与读取错误减少逻辑。 可调滞回 CMOS 施密特触发器 磁滞 CMOS 施密特触发器设计策略研究了电压控制电流下沉和/或采购晶体管,迟滞窗口可以轻松地移动而不更改其宽度。对 ST 反馈逆变器进行了修改,晶体管被绊倒的逻辑 "0" 和 "1" 的逻辑。

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    2022-01-22 15:48:20下载
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  • 视频解码RGB转YUV模块(verilog)
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    2022-08-23 21:24:47下载
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  • design-of-CAN-based-on-VHDL
    基于Verilog+HDL设计CAN控制器,详细介绍各功能模块的设计。本论文的重点是CAN总线通信控制器的前端设计。即用Verilog HDL语言完成CAN协议的数据链路层的RTL级设计,实现其功能,并且能够在FPGA开发平台Quartos上通过仿真验证,证明其正确性(Verilog+ HDL-based design of CAN controller, detailed design of each functional module. This paper focuses on the CAN bus communication controller front-end design. Verilog HDL language that is used to complete the data link layer CAN protocol the RTL-level design, to achieve its function, and can be on the FPGA development platform Quartos by simulation to prove its correctness)
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  • identify_F-201109A_release_notes
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