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RS码译码器
采用VHDL语言实现基于ＢＭ算法的ＲＳ译码器，附件为整个工程文件，内附波形仿真图。程序在QUARTUS II 9.0下仿真通过
- 2022-06-03 16:19:45下载
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16_QAM
用verilog 语言编译16QAM调制(a great complied code of 16QAM modulation for OFDM)
- 2013-09-02 16:23:40下载
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BOC
基于matlab的BOC仿真程序，包含BOSK调制等。(Based on the matlab the BOC simulation program, contains modulation BOSK.)
- 2021-03-12 19:09:25下载
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LMS自适应均衡器
在通信系统中的信道带来了重要的作用。通道可以涉及许多不同类型的扭曲我们的信息。尤其是无线信道的多径失真严重。而且更严重的是这种失真是随机的。为了解决这个问题，多渠道的影响需要在均衡器接收端。这种均衡器采用不同的学习算法连续识别通道。该项目是VHDL实现LMS学习算法流水线架构。所以这个实施可以工作以更高的数据速率以较少的时钟速度的要求，因此以较少的功耗
- 2022-01-29 00:11:01下载
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bubblesort
根据ASMD图设计验证冒泡排序算法。给出设计程序及时序仿真结果，含纸质报告。(According to the ASMD diagram design, verify the bubble sorting algorithm. Give the design procedure and the simulation result in time, including paper report.)
- 2021-05-08 13:28:35下载
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卡内基梅陇大学verilog课程讲义-unlocked
verilog讲义
卡内基梅陇大学verilog课程讲义-unlocked
卡内基梅陇大学verilog课程讲义-unlocked(Verilog Course Lectures at Carnegie Mellon, University Verilog Course Lectures at Carnegie Mellon University Verilog Course Lectures at Carnegie Mellon University)
- 2020-06-20 18:00:02下载
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4X4键盘密码比较模块，可以查看密码6
4X4 KEYPAD 的密码比较模块，可以核对6位的密码-4x4 KEYPAD password comparison module, can check the password 6
- 2022-10-12 19:30:03下载
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cordic
verilog编写的数字信号发生器NCO用CORDIC方法实现产生sin cos信号，流水线结构，简单实用。(verilog prepared by the digital signal generator NCO using CORDIC method implementation generate sin cos signal, pipelined architecture, simple and practical。)
- 2021-04-09 11:38:59下载
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CAL
基于BCD码的十进制ALU设计，可实现加减乘除的功能(BCD to decimal ALU based design can achieve the arithmetic function)
- 2013-06-30 19:49:34下载
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agc_gen2
AGC(自动增益放大) Verilog代码 设计可以参考 第二部分(AGC (automatic gain control) can refer to the Verilog code design
)
- 2015-04-14 01:17:31下载
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