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shi01
FPGA上机文件一所以在FPGA中采用同 步设计非常重要 MAX+PLUS II可以计算出数据传输需要(fpga Several of the largest chip operating frequency I would be grateful if the output value of counter FFFFC- FE0FF simulation waveform between the print out (only EPF10K70RC240-4 chips, the maximum allowable Clock frequency)
- 2017-10-24 16:41:14下载
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REMOTE
orcad schematics for 8051 with rtc and lcd
- 2011-12-01 07:11:52下载
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I2C
关于I2C总线协议的verilog代码，里面包括了3个verilog代码(I2C bus protocol verilog code, which includes three verilog code)
- 2012-08-31 14:31:29下载
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红外 verilog 旋风 3
这 VHDL/Verilog 或 C/c + + 源代码并作为设计参考说明了如何实现这些类型的功能。它是 user 的责任，以验证其设计一致性和使用正式的功能核查方法。友晶提供关于使用没有保修服务或此代码的功能。
- 2022-06-01 01:17:43下载
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My_First_fpga
基于芯片5CSEBA6U2317，实现按键控制LED灯闪的速度的Verilog实现。(Realize the Verilog realization of the flow lamp.)
- 2018-05-03 09:58:41下载
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jtag
verilog jtag源码及原理，还有debug模块。边界扫描等(verilog jtag source and principle, as well as debug module. Boundary-Scan, etc.)
- 2021-04-27 14:18:44下载
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shuangerxuanyi
说明： quartusii软件仿真实验代码 双二选一(quartusii software simulation code for a pair of two elections)
- 2010-04-10 12:02:49下载
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verilog 设计流水灯
流水灯在Verilog语言下的分模块设计。分别是时钟脉冲+计数器+LED控制
- 2022-02-11 14:49:35下载
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RIPPLE_COUNTER
Ripple counter using t _filp flop
- 2017-11-16 05:22:36下载
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gtwizard_254_127_ex_1113_3
配置GTH ip的例子工程，选用7 series 芯片的GTH 113quad的四个通道，在程序中每个链路利用自己的恢复时钟进行数据解码，所以四个通道可以各自独立运行；成功工作在2.54Gb/s的链路状态，长时间（>24小时）的测试，误码率一直为0.(The GTH ip example project is configured with four channels of the GTH 113quad of the 7 series chip. Each link in the program uses its own recovery clock for data decoding, so the four channels can operate independently; the successful operation is at 2.54Gb/ The link state of s, long time (>24 hours) test, the bit error rate has been 0.)
- 2019-06-17 21:33:56下载
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